UCIe(Universal Chiplet Interconnect Express) 표준
1. 개요
정의: UCIe(Universal Chiplet Interconnect Express)는 하나의 패키지 안에서 서로 다른 다이(die)를 연결하기 위한 개방형 다이 간(die-to-die) 인터커넥트 표준으로, 물리계층·다이 간 어댑터·프로토콜계층의 3계층 구조와 표준·고급 패키징 옵션을 규정하여 서로 다른 공정·벤더의 칩렛을 하나의 시스템으로 조립할 수 있게 한다.
반도체 산업은 오랫동안 단일 실리콘 다이에 모든 기능을 집적하는 모놀리식(monolithic) SoC 전략으로 성능을 끌어올려 왔다. 그러나 무어의 법칙이 물리적·경제적 한계에 부딪히면서 이 전략은 두 가지 벽에 직면했다. 첫째는 수율(yield)의 벽이다. 다이 면적이 커질수록 결함이 하나라도 포함될 확률이 기하급수적으로 증가하여, 레티클 한계(약 800mm²)에 근접한 대면적 다이는 양산 수율이 급격히 떨어진다. 둘째는 공정 비용의 벽이다. 3nm 이하 선단 공정의 웨이퍼 단가가 폭등하면서, I/O나 아날로그처럼 미세화 효용이 낮은 블록까지 최신 공정으로 제조하는 것은 경제적으로 비효율적이다.
이에 대한 해법으로 등장한 것이 칩렛(chiplet) 아키텍처이다. 큰 SoC를 연산·메모리·I/O 등 기능 단위의 작은 다이로 쪼개어 각 다이를 최적 공정으로 따로 제조한 뒤, 하나의 패키지에 다시 집적(이종집적, heterogeneous integration)하는 방식이다. 그러나 칩렛 전략이 산업 생태계로 확산되려면 다이와 다이를 잇는 인터커넥트가 표준화되어야 한다. 그렇지 않으면 AMD의 Infinity Fabric, Intel의 AIB처럼 벤더마다 독자 규격을 써서 칩렛을 서로 섞어 쓸 수 없고, "칩렛 마켓플레이스"라는 개방형 생태계가 성립하지 못한다.
UCIe는 바로 이 공백을 메우기 위해 2022년 3월 Intel·AMD·Arm·TSMC·삼성전자·ASE·Google Cloud·Meta·Microsoft·Qualcomm 등 주요 기업이 컨소시엄을 결성하며 출범했다. PCIe와 CXL이 보드 레벨(칩 간)의 사실상 표준이 된 것처럼, UCIe는 패키지 레벨(다이 간)의 표준을 지향한다. 즉 UCIe의 핵심 가치는 단순한 고속 전송이 아니라, 서로 다른 공정·서로 다른 벤더의 칩렛이 상호운용(interoperability)되는 개방형 생태계의 토대를 제공하는 데 있다.
이러한 배경을 압축하면, UCIe는 "패키지 내부의 USB·PCIe"에 비유할 수 있다. 과거 주변기기마다 전용 커넥터가 달랐다가 USB로 수렴하면서 생태계가 폭발적으로 성장했듯이, 다이 간 연결이 UCIe로 수렴하면 설계 기업은 인터커넥트를 매번 재발명할 필요 없이 기능 혁신에 집중할 수 있다. 특히 선단 공정 접근이 소수 파운드리에 집중된 현실에서, 칩렛 재사용과 표준 인터커넥트는 설계 비용·기간(TTM)을 줄이는 현실적 지렛대가 된다.
2. UCIe 계층 구조와 핵심 구성요소
UCIe는 PCIe와 유사하게 계층화된(layered) 아키텍처를 채택한다. 각 계층을 명확히 분리함으로써, 상위 프로토콜이 바뀌어도 하위 물리계층을 재사용할 수 있고, 반대로 물리계층(패키징)이 바뀌어도 상위 프로토콜은 영향을 받지 않는 관심사의 분리(separation of concerns)를 달성한다. 전체 구조는 아래와 같다.
graph TB
subgraph Die_A["칩렛 A"]
PA["프로토콜 계층(PCIe/CXL/Streaming)"]
AA["다이 간 어댑터(CRC·재전송·링크상태)"]
PHA["물리 계층(Logical PHY·전기 AFE)"]
end
subgraph Die_B["칩렛 B"]
PHB["물리 계층(Logical PHY·전기 AFE)"]
AB["다이 간 어댑터(CRC·재전송·링크상태)"]
PB["프로토콜 계층(PCIe/CXL/Streaming)"]
end
PA -->|FDI| AA
AA -->|RDI| PHA
PHA <-->|"다이 간 물리 링크(메인+사이드밴드)"| PHB
PHB -->|RDI| AB
AB -->|FDI| PB
가. 프로토콜 계층(Protocol Layer). 최상위 계층으로, 실제로 전송할 데이터의 의미를 규정한다. UCIe는 세 가지 매핑을 지원한다. 널리 쓰이는 PCIe와 캐시 일관성(cache coherency)을 제공하는 CXL을 그대로 얹을 수 있어, 기존 소프트웨어·IP 자산을 재활용할 수 있다. 또한 특정 프로토콜에 얽매이지 않고 원시 데이터를 실어 나르는 Streaming(Raw) 모드를 두어, 사용자 정의 프로토콜이나 AI 가속기 간 전용 트래픽도 수용한다. 이처럼 프로토콜 선택지를 넓게 둔 것은, 범용 PC부터 데이터센터 가속기까지 다양한 적용처를 하나의 표준으로 포괄하려는 설계 의도를 반영한다.
나. 다이 간 어댑터(Die-to-Die Adapter). 프로토콜 계층과 물리계층 사이에서 링크의 신뢰성(reliability)을 책임지는 핵심 블록이다. 전송 데이터에 CRC를 붙여 오류를 검출하고, 오류 발생 시 재전송(retry/replay)을 수행하며, 링크 상태 관리(link state management)와 전력 관리를 담당한다. 또한 양쪽 다이가 서로의 능력(지원 속도·폭·프로토콜)을 교환하는 파라미터 협상(parameter negotiation)과 여러 프로토콜이 하나의 링크를 공유할 때의 중재(arbitration)를 수행한다. 어댑터는 상위와 FDI(Flit-aware Die-to-Die Interface), 하위와 RDI(Raw Die-to-Die Interface)라는 표준 인터페이스로 접속하므로, 물리계층 구성이 달라져도 어댑터를 그대로 재사용할 수 있다.
다. 물리 계층(Physical Layer). 실제 전기 신호를 다루는 최하위 계층으로, 다시 논리 PHY(Logical PHY)와 전기 AFE(Analog Front-End)로 나뉜다. 논리 PHY는 링크 초기화·훈련(training), 레인 복구, 사이드밴드 관리를 수행하고, 전기 AFE는 송수신 드라이버와 클럭 포워딩(clock forwarding)을 담당한다. UCIe의 물리 링크는 실제 데이터를 나르는 메인밴드(mainband)와, 파라미터 교환·레지스터 접근·관리 기능을 전담하는 저속 사이드밴드(sideband)로 구성된다. 사이드밴드를 분리한 덕분에 메인밴드는 순수하게 데이터 전송에 집중할 수 있어 대역폭 효율이 높아진다.
| 계층 | 핵심 기능 | 상/하위 인터페이스 | 비유(PCIe 대응) |
|---|---|---|---|
| 프로토콜 계층 | PCIe/CXL/Streaming 매핑, 데이터 의미 규정 | 상위: 디바이스 IP | 트랜잭션 계층 |
| 다이 간 어댑터 | CRC·재전송, 링크상태, 파라미터 협상, 중재 | FDI(상)·RDI(하) | 데이터링크 계층 |
| 물리 계층 | 링크 훈련, 전기 신호, 클럭 포워딩, 사이드밴드 | RDI(상) | 물리 계층 |
라. 표준 인터페이스(FDI·RDI)의 의의. UCIe가 계층 간 경계로 정의한 FDI와 RDI는 단순한 내부 신호 묶음이 아니라 IP 모듈화의 핵심 장치다. FDI(Flit-aware Die-to-Die Interface)는 플릿(flit) 단위를 인지하는 프로토콜 계층–어댑터 간 인터페이스이고, RDI(Raw Die-to-Die Interface)는 어댑터–물리계층 간 인터페이스다. 이 경계가 표준화되어 있기 때문에, 서로 다른 공급사가 만든 PHY IP와 프로토콜 IP를 조립하듯 결합할 수 있다. 예컨대 파운드리가 제공하는 검증된 UCIe PHY 위에, 설계사가 자체 개발한 어댑터·프로토콜 블록을 얹는 식의 분업이 가능해진다. 이는 칩렛 생태계가 다이 단위뿐 아니라 IP 블록 단위로도 재사용·거래될 수 있는 기반을 마련한다.
3. 패키징 옵션과 물리적 구현
UCIe가 "범용(Universal)"을 표방할 수 있는 결정적 이유는, 비용과 성능 요구가 크게 다른 두 가지 패키징 옵션을 동일한 프로토콜·어댑터 위에서 지원하기 때문이다. 설계자는 응용의 대역폭·전력·비용 목표에 맞춰 패키징을 선택하되, 상위 계층은 그대로 유지할 수 있다. 전형적인 링크 구성 흐름은 다음과 같다.
flowchart LR
S["칩렛 설계 시작"] --> C{"대역폭·비용 목표?"}
C -->|"비용·거리 우선"| STD["표준 패키지(2D 유기기판)"]
C -->|"성능·밀도 우선"| ADV["고급 패키지(2.5D/3D 인터포저)"]
STD --> T["링크 훈련·파라미터 협상(사이드밴드)"]
ADV --> T
T --> O["메인밴드 데이터 전송 개시"]
O --> M["런타임 오류검출·재전송·전력관리"]
가. 표준 패키지(Standard Package). 전통적인 유기 기판(organic substrate) 위에 다이들을 2D로 배치하고 배선으로 잇는 방식이다. 범프 피치(bump pitch)가 약 100~130µm로 비교적 성기지만, 최대 약 25mm까지 비교적 긴 거리를 연결할 수 있고 제조 비용이 낮다. 보고된 전력 효율은 약 0.5pJ/bit 수준이다. 비용 민감형 또는 장거리 연결이 필요한 응용에 적합하다.
나. 고급 패키지(Advanced Package). 실리콘 인터포저나 실리콘 브리지(예: EMIB) 등 2.5D/3D 집적 기술을 사용한다. 범프 피치를 약 2555µm까지 좁혀 단위 면적당 훨씬 많은 배선을 통과시킬 수 있어, 면적당 대역폭 밀도(areal bandwidth density)가 표준 패키지 대비 수 배수십 배 높다. 반면 연결 거리는 약 2mm로 짧고 제조 비용이 높다. 전력 효율은 약 0.25pJ/bit로 더 우수하다. HBM 통합이나 AI 가속기처럼 극한의 대역폭이 필요한 응용에 쓰인다.
여기서 중요한 원리는 대역폭 밀도가 범프 피치의 제곱에 반비례한다는 점이다. 피치를 x배 줄이면 단위 면적당 배선 수는 x²배 늘어나므로, 면적당 대역폭은 1/x²로 증가한다. 예컨대 피치를 100µm에서 50µm로 절반으로 줄이면 이론상 면적당 대역폭 밀도는 4배가 된다. 이 때문에 선단 AI 칩은 비용 부담에도 불구하고 고급 패키징을 선택한다. 실제로 고급 패키지의 면적당 대역폭 밀도는 수백~1,000GB/s/mm²대에 이른다고 보고된다.
전력 효율 수치 역시 설계 판단에 직결된다. 0.5pJ/bit와 0.25pJ/bit의 차이는 비트당 2배로, 수십 TB/s 규모의 다이 간 트래픽이 오가는 AI 가속기에서는 패키지 전체 전력의 수 와트(W) 차이로 증폭된다. 즉 고급 패키징은 밀도뿐 아니라 "전송 1비트를 옮기는 데 드는 에너지"를 낮춰, 데이터 이동이 연산보다 더 많은 전력을 소비하는 현대 가속기의 전력 병목을 완화한다. 반대로 표준 패키지는 비트당 에너지가 다소 높더라도, 저렴한 유기 기판으로 넓은 면적에 다수 칩렛을 배치할 수 있어 비용 대비 집적도 측면에서 유리하다. 이처럼 UCIe는 하나의 프로토콜 위에서 "성능·전력 최적화"와 "비용·면적 최적화"라는 상반된 목표를 모두 수용하도록 설계되었다.
| 구분 | 표준 패키지 | 고급 패키지 |
|---|---|---|
| 집적 방식 | 2D 유기기판 | 2.5D/3D 인터포저·브리지 |
| 범프 피치 | 100~130µm | 25~55µm |
| 연결 거리(reach) | ~25mm(장거리) | ~2mm(단거리) |
| 전력 효율 | ~0.5pJ/bit | ~0.25pJ/bit |
| 대역폭 밀도 | 상대적으로 낮음 | 수 배~수십 배 높음 |
| 비용 | 낮음 | 높음 |
지연(latency)은 두 패키지 모두 2ns 미만을 목표로 하여, 다이 간 통신이 마치 동일 다이 내부처럼 보이도록 설계되었다. 데이터 전송률은 초기 1.0/1.1 규격에서 레인당 최대 32GT/s를 지원했다.
4. 유사 인터커넥트와의 비교
UCIe의 위상을 이해하려면, 연결 범위(scope)가 서로 다른 인터커넥트들과 비교해야 한다. 흔히 UCIe·CXL·NVLink를 나란히 두지만, 이들은 경쟁 관계라기보다 계층이 다른 상호보완 기술이다. 차이가 생기는 근본 원인은 "무엇과 무엇을 연결하는가"라는 연결 범위에 있다.
CXL은 PCIe의 물리계층 위에서 동작하는 칩 간(chip-to-chip, 패키지 밖) 캐시 일관성 인터커넥트로, CPU와 메모리·가속기를 보드 레벨에서 일관성 있게 묶는다. 반면 UCIe는 패키지 안에서 다이와 다이를 잇는 더 짧고 조밀한 연결이다. 흥미로운 점은 UCIe가 프로토콜 계층에서 CXL을 그대로 얹을 수 있다는 것이다. 즉 "CXL over UCIe"처럼, UCIe가 CXL의 다이 간 물리 운반체 역할을 할 수 있어 둘은 수직적으로 결합한다. NVLink나 UALink는 여러 가속기를 노드·랙 레벨로 확장(scale-up)하는 가속기 패브릭으로, UCIe보다 훨씬 넓은 범위를 다룬다.
| 기술 | 연결 범위 | 주 용도 | 일관성 | UCIe와의 관계 |
|---|---|---|---|---|
| UCIe | 다이 간(패키지 내) | 칩렛 조립 | 프로토콜 의존 | 본 표준 |
| CXL | 칩 간(보드) | 메모리·가속기 풀링 | 있음 | UCIe 위에 매핑 가능 |
| PCIe | 칩·보드 간 | 범용 I/O | 없음 | UCIe 위에 매핑 가능 |
| UALink/NVLink | 노드·랙(scale-up) | 가속기 패브릭 | 있음 | 상위 확장 계층 |
| AIB/BoW | 다이 간 | 칩렛(독자·타 표준) | 없음 | 경쟁·대체 표준 |
UCIe 이전에도 Intel의 AIB, OCP의 BoW(Bunch of Wires) 같은 다이 간 규격이 있었다. 그러나 이들은 특정 벤더·특정 생태계에 치우쳐 있어 범용 상호운용성 확보에 한계가 있었다. UCIe는 PCIe/CXL 호환과 폭넓은 산업 참여를 무기로, 다이 간 인터커넥트의 사실상 표준(de facto standard) 자리를 선점하고 있다는 점이 실무적 함의다.
5. 심화: 표준 진화와 칩렛 마켓플레이스
UCIe는 빠르게 진화하고 있다. 주요 규격 이정표를 정리하면 다음과 같다.
| 버전 | 발표 시점 | 핵심 내용 |
|---|---|---|
| 1.0 | 2022년 3월 | 최초 규격, 3계층·표준/고급 패키지, 레인당 최대 32GT/s |
| 1.1 | 2023년 | 자동차 등 신뢰성 사용례 보강, 오류 처리 개선 |
| 2.0 | 2024년 8월 | 관리성(DFx)·시스템 아키텍처·3D 패키징 지원 추가 |
| 3.0 | 2025년 8월(보도) | 평면 전송률 64GT/s로 2배, 3D 미세 피치 확장 |
2022년 3월 1.0 규격 발표 이후 1.1을 거쳐, 2024년 8월 UCIe 2.0 규격이 발표되었다. 2.0의 핵심 추가 사항은 ① 관리성(manageability) 기능으로, 다이별 상태 감시·디버그·테스트(DFx)를 표준화하여 다수의 칩렛으로 구성된 복잡한 시스템의 운용·진단을 용이하게 했다. ② 시스템 아키텍처 정의를 보강하고, ③ 3D 패키징 지원을 추가하여 다이를 수직으로 쌓는 구조에서 대역폭 밀도와 전력 효율을 한층 끌어올렸다. 2.0은 1.0·1.1과 하위 호환(backward compatible)을 유지한다.
이어 2025년 8월에는 UCIe 3.0 규격이 발표된 것으로 알려져 있다. 보도에 따르면 3.0은 평면(planar) 데이터 전송률을 2.0의 32GT/s에서 64GT/s로 두 배 끌어올리며, 3D 변형에서는 범프 피치를 수 µm 이하까지 좁히는 방향을 담고 있다고 한다(다만 세부 수치는 컨소시엄 공식 규격으로 확인이 필요하다). 이러한 2배 주기의 대역폭 배가는, PCIe가 세대마다 전송률을 두 배로 올려온 궤적과 유사한 발전 패턴을 보인다.
표준화의 궁극적 목표는 칩렛 마켓플레이스(chiplet marketplace)의 실현이다. UCIe가 물리·프로토콜 계층을 통일하면, A사의 연산 칩렛과 B사의 I/O 칩렛, C사의 HBM을 부품처럼 조달해 하나의 패키지로 조립하는 생태계가 가능해진다. 이는 반도체 설계를 "모놀리식 통합"에서 "레고식 조립"으로 전환시키는 패러다임 변화다. 대표적 적용 영역은 다음과 같다.
- AI·HPC 가속기: 연산 다이(선단 공정) + HBM + I/O 다이를 고급 패키지로 집적해, 메모리 대역폭과 연산 밀도를 동시에 극대화한다. 데이터 이동 에너지가 전체 전력을 좌우하므로 저 pJ/bit 링크가 결정적이다.
- 데이터센터 CPU/서버 SoC: I/O·메모리 컨트롤러를 구형 공정 칩렛으로 분리해 비용을 낮추고, 연산 코어만 선단 공정으로 제조하는 혼합 전략을 쓴다.
- 자율주행·차량용 SoC: 기능 안전(ASIL)과 확장성이 중요한 영역으로, 1.1이 보강한 신뢰성 기능과 칩렛 재사용으로 다양한 등급의 제품 라인업을 효율적으로 구성한다.
한국의 삼성전자·SK하이닉스 역시 컨소시엄 참여 및 어드밴스드 패키징(예: 삼성 I-Cube, SK하이닉스 HBM) 역량을 바탕으로 이 흐름에 대응하고 있다.
6. 고려사항 및 시사점
UCIe는 다이 간 연결을 표준화하는 기술이지만, 그 채택은 결국 칩렛 전략 전체의 비용·수율·전력·생태계 성숙도와 맞물려 결정된다. 기술사 관점에서 UCIe 도입과 칩렛 전략을 검토할 때는 다음을 종합적으로 판단해야 한다.
적용 전략(패키징 선택). 모든 응용에 고급 패키징이 정답은 아니다. 대역폭이 사활적인 AI 가속기·HBM 통합에는 고급 패키지를, 비용·장거리 연결이 중요한 범용 SoC에는 표준 패키지를 선택하는 차등 적용이 핵심이다. UCIe는 상위 계층을 공유하므로 이 선택을 비교적 자유롭게 할 수 있다는 점이 강점이다.
트레이드오프(KGD와 테스트). 칩렛 전략의 성패는 양품 다이(KGD, Known Good Die) 확보에 달려 있다. 여러 칩렛을 집적한 뒤 하나라도 불량이면 전체 패키지가 폐기되므로, 집적 전 개별 다이 테스트와 UCIe 2.0이 강화한 관리성·DFx 기능을 통한 사후 진단 체계가 비용 구조를 좌우한다. 조립 수율과 리페어(repair) 전략까지 함께 설계해야 한다.
전망(생태계 종속성과 표준 성숙도). 개방형 표준이라도 실제 상호운용을 위해서는 컴플라이언스(compliance) 인증과 IP 생태계의 성숙이 필요하다. 아직 멀티벤더 칩렛 혼용의 실증 사례는 제한적이므로, 당분간은 단일 벤더 내 칩렛 분할이 주류를 이룰 가능성이 크다. 표준 버전 간 하위 호환과 로드맵(2.0→3.0)을 고려한 중장기 투자 판단이 요구된다.
연계 기술(보안·열·설계방법론). 다이 간 링크는 새로운 공격 표면이 될 수 있어, 사이드밴드·관리 채널에 대한 무결성·인증 등 하드웨어 보안 설계가 병행되어야 한다. 또한 다이를 좁은 공간에 집적하면 열 밀도가 급증하므로 열 설계(TIM·냉각)가 성능을 제약하며, 칩렛 분할을 전제로 한 SoC 아키텍처 설계방법론(파티셔닝·플로어플래닝)과 EDA 도구 지원도 필수 선결 과제다.
검증·컴플라이언스 체계. 멀티벤더 상호운용의 전제는 엄격한 적합성 시험이다. 전기적 규격(아이 다이어그램·지터)과 프로토콜 동작을 교차 검증하는 컴플라이언스 프로그램, 그리고 집적 전 KGD 확보를 위한 테스트 접근(사이드밴드 기반 DFx)을 설계 초기에 함께 계획해야 후공정 단계의 재작업 비용을 줄일 수 있다.
국내 산업 관점. 메모리(HBM)와 어드밴스드 패키징에서 경쟁력을 가진 국내 기업에게 UCIe 표준화는 기회이자 도전이다. 표준 주도권 확보, 패키징 공정 내재화, 파운드리-패키징-설계 간 수직 협업 체계 구축이 전략적 과제로 부상한다.
참고자료
- UCIe Consortium Releases 2.0 Specification (Business Wire, 2024): https://www.businesswire.com/news/home/20240806155624/en/UCIe-Consortium-Releases-2.0-Specification-Supporting-Manageability-System-Architecture-and-3D-Packaging
- UCIe (Wikipedia): https://en.wikipedia.org/wiki/UCIe
- What Is UCIe? (Semiconductor Engineering): https://semiengineering.com/what-is-ucie/
- Universal Chiplet Interconnect Express (UCIe) overview (OpenFabrics, D. Das Sharma): https://www.openfabrics.org/wp-content/uploads/2023-workshop/2023-workshop-presentations/day-2/201_DDasSharma.pdf
한 줄 요약: UCIe는 물리계층·다이 간 어댑터·프로토콜계층의 3계층과 표준/고급 패키징을 규정하여 서로 다른 공정·벤더의 칩렛을 하나의 패키지로 상호운용·조립하게 하는 개방형 다이 간 인터커넥트 표준이다.