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하드웨어·반도체
#GAA#나노시트#FinFET#BSPDN#2nm공정
최종 업데이트 · 2026-10-10

GAA(Gate-All-Around) 트랜지스터와 차세대 반도체 미세공정

1. 개요

가. 정의

GAA(Gate-All-Around) 트랜지스터는 전류가 흐르는 채널을 게이트가 상·하·좌·우 네 면에서 완전히 둘러싸(全방향 포위) 전하 흐름을 제어하는 구조의 전계효과 트랜지스터(FET)로, 채널이 지느러미(Fin) 한 장인 FinFET을 넘어서 여러 장의 얇은 나노시트(Nanosheet)를 적층하고 각 시트를 게이트가 감싸는 차세대 소자 구조를 말한다.

반도체 미세공정이 3nm·2nm급에 진입하면서, 트랜지스터를 더 작게 만드는 경쟁은 단순히 "선폭을 줄이는" 문제에서 "게이트가 채널을 얼마나 완벽하게 제어하는가"의 문제로 이동했다. 트랜지스터는 게이트 전압으로 채널의 전류를 켜고 끄는 스위치인데, 채널이 짧아질수록 게이트가 채널을 장악하지 못해 전류가 새어 나가는 누설(Leakage) 이 심해진다. GAA는 게이트가 채널을 사방에서 감싸 정전기적 제어력(Electrostatic Control) 을 극대화함으로써 이 문제를 정면으로 돌파하려는 구조다. 삼성전자가 2022년 3nm급(SF3)에서 MBCFET™이라는 이름으로 세계 최초로 양산을 시작했고, TSMC(N2)·인텔(18A, RibbonFET)이 2nm급 세대에서 이를 본격 채택하면서 GAA는 선단 공정의 사실상 표준 구조로 자리 잡아가고 있다.

나. 등장 배경 및 필요성

GAA가 필연적으로 등장한 배경에는 세 가지 압력이 겹쳐 있다. 첫째는 단채널 효과(Short-Channel Effect)의 심화다. 채널 길이가 수 나노미터 수준으로 짧아지면 소스·드레인의 전계가 채널 중앙까지 침투해 게이트의 제어를 무력화하고, 게이트를 꺼도 전류가 흐르는 오프 누설(Off-state Leakage) 과 문턱전압이 흔들리는 DIBL(Drain-Induced Barrier Lowering) 현상이 커진다. 평판(Planar) 구조에서는 게이트가 채널을 한 면에서만 제어하므로 이 한계가 20nm 부근에서 뚜렷해졌다.

둘째는 FinFET 자체의 포화다. 2011년 인텔이 22nm에서 도입한 FinFET은 채널을 세워 게이트가 세 면을 감싸는 구조로 평판의 한계를 10여 년간 연장했으나, 3nm 부근에서 핀의 높이·폭을 더 키우거나 핀 개수를 늘리는 미세화 여지가 소진되었다. 셋째는 성능·전력 요구의 폭증이다. AI·데이터센터·모바일이 요구하는 연산 밀도와 전력효율을 맞추려면 동일 전압에서 더 많은 전류를 흘리면서도 누설은 줄여야 하는데, 이는 채널 제어력을 근본적으로 끌어올리는 새 구조 없이는 불가능하다. 이 세 압력이 맞물리며 "게이트로 채널을 완전히 감싼다"는 GAA 아이디어가 양산 단계로 끌어올려졌다.

이 주제는 기술사 시험에서 "무어의 법칙 둔화 이후의 미세화 전략" 을 묻는 흐름 속에서 자주 등장한다. 과거 미세화는 선폭을 줄이면 성능·전력·면적이 함께 좋아지는 덴나드 스케일링(Dennard Scaling) 에 기대 왔으나, 2000년대 중반 이 법칙이 깨지며 누설과 발열이 발목을 잡았다. 이후 반도체 업계는 평면 축소 대신 구조(FinFET·GAA)·3차원 적층(칩렛·CFET)·배선 혁신(BSPDN) 으로 미세화의 본질을 재정의해 왔다. GAA는 바로 이 "스케일링의 재발명" 흐름의 현재 주역이며, 따라서 단일 소자 지식을 넘어 반도체 기술 패러다임 전환의 맥락 속에서 이해해야 한다.

2. 트랜지스터 구조의 진화와 GAA 동작 원리

트랜지스터 구조의 진화는 "게이트가 채널을 몇 면에서 제어하는가"의 역사로 요약할 수 있다. 아래 구조도는 평판 → FinFET → GAA로 이어지는 게이트-채널 접촉면의 확장을 나타낸다.

flowchart LR
  A["평판 MOSFET<br/>(게이트 1면 제어)"] --> B["FinFET<br/>(게이트 3면 제어, 3D 핀)"]
  B --> C["GAA 나노시트<br/>(게이트 4면 완전 포위)"]
  C --> D["포스트-GAA: 포크시트·CFET<br/>(적층 밀도 극대화)"]
  A -. "단채널 효과 심화" .-> B
  B -. "미세화 포화(3nm)" .-> C

가. 평판 MOSFET의 한계와 단채널 효과

평판 MOSFET은 반세기 동안 반도체의 기본 소자였다. 실리콘 표면에 소스·드레인을 두고 그 사이 채널 위에 게이트 산화막과 게이트를 쌓아, 게이트 전압으로 채널 표면에 전도층을 형성하거나 차단하는 구조다. 문제는 이 구조가 채널을 위 한 면에서만 제어한다는 점이다. 채널이 길 때는 충분했으나, 미세화로 채널이 짧아지자 게이트가 닿지 않는 채널 하부로 전류가 새기 시작했다.

구체적으로, 채널 길이가 소스·드레인 공핍층 폭에 근접하면 드레인 전압이 채널의 전위 장벽을 낮추는 DIBL이 발생해 문턱전압이 떨어지고, 게이트를 꺼도 수 나노암페어의 누설이 흐른다. 이 누설은 수십억 개 트랜지스터가 집적된 칩에서 정적 소비전력(Static Power) 으로 누적되어 발열과 배터리 소모를 악화시킨다. 20nm 이하에서 평판 구조가 사실상 수명을 다한 이유가 여기에 있다. 이는 "게이트가 채널을 얼마나 많은 면에서 붙잡는가"가 미세화의 본질적 제약임을 드러낸 전환점이었다.

나. FinFET: 3차원 게이트의 등장

FinFET은 채널을 지느러미(Fin)처럼 수직으로 세우고, 그 핀의 양 측면과 윗면을 게이트가 감싸는 3면 제어 구조다. 게이트-채널 접촉면이 넓어지면서 정전기적 제어력이 크게 올라, 동일 누설에서 더 짧은 채널을 쓸 수 있게 되었다. 인텔이 2011년 22nm에서 처음 상용화한 뒤 TSMC·삼성이 16/14nm부터 채택해, FinFET은 22nm에서 3nm 초입까지 약 10년간 미세화를 지탱했다.

FinFET의 핵심 미세화 수단은 핀을 더 높고 얇게 만들고 핀 개수를 조절해 구동 전류를 맞추는 것이었다. 그러나 핀이 지나치게 얇아지면 양자 구속과 이동도 저하로 성능이 떨어지고, 핀을 더 높이면 종횡비가 커져 제조 안정성이 흔들린다. 또 구동 전류를 핀 "개수"라는 정수 단위로만 조절할 수 있어 설계 미세조정의 유연성이 떨어졌다. 3nm 부근에서 이 한계가 집약되면서, 채널을 눕혀 쌓고 게이트로 완전히 감싸는 GAA로의 전환이 불가피해졌다.

또한 FinFET은 핀 사이 간격(Fin Pitch)을 줄이는 데도 물리적 한계가 있었다. 핀을 너무 촘촘히 세우면 핀 사이에 게이트와 절연막을 채우기 어렵고 누설·간섭이 커진다. 이는 "세워서 감싸는" 접근이 밀도 측면에서 포화에 이르렀음을 뜻하며, "눕혀서 쌓는" 나노시트가 같은 바닥 면적에 채널을 더 많이 담을 수 있는 구조적 여지를 연다. 결국 FinFET에서 GAA로의 전환은 성능(제어력)뿐 아니라 밀도(집적도) 측면에서도 필연적 선택이었다.

다. GAA/나노시트: 게이트의 채널 완전 포위

GAA는 채널을 수평의 얇은 판(나노시트) 여러 장으로 적층하고, 각 시트의 네 면을 게이트 물질이 완전히 둘러싸는 구조다. 게이트가 채널을 사방에서 감싸므로 정전기적 제어력이 FinFET의 3면 제어보다 한층 강해져, 같은 누설 수준에서 채널을 더 짧게 할 수 있고 문턱전압 변동과 DIBL이 억제된다. 그 결과 저전압에서도 안정적으로 동작해 전력효율(성능/와트) 이 개선된다.

나노시트 구조의 또 다른 결정적 장점은 채널 폭(Wsheet)을 연속적으로 조절할 수 있다는 점이다. FinFET이 핀 개수라는 이산적 단위로만 구동 전류를 바꿀 수 있던 것과 달리, 나노시트는 시트의 폭을 넓히거나 좁혀 전류를 세밀하게 조정할 수 있다. 넓은 시트는 고성능·고전류 셀에, 좁은 시트는 저전력·고밀도 셀에 쓰는 식으로 동일 공정 안에서 성능-전력-면적(PPA)을 유연하게 최적화할 수 있다. 삼성은 이 폭 조절 가능한 나노시트를 강조해 자사 GAA를 MBCFET(Multi-Bridge-Channel FET)이라 부른다. 다만 시트를 쌓는 적층 공정과 각 시트 사이에 게이트를 채워 넣는 공정이 FinFET보다 훨씬 복잡해, 제조 난도와 초기 수율 확보가 핵심 과제로 남는다.

라. 정전기적 제어력과 서브스레숄드 스윙

세 구조의 우열은 결국 게이트가 채널을 얼마나 꽉 붙잡는가라는 하나의 지표로 수렴한다. 트랜지스터를 끄는 영역에서 전류가 얼마나 가파르게 떨어지는지를 나타내는 서브스레숄드 스윙(SS, Subthreshold Swing) 은 상온에서 이론적으로 약 60mV/decade가 한계인데, 게이트 제어가 약하면 이 값이 커져(완만해져) 같은 전압 변화에 대한 켜짐·꺼짐 대비가 나빠지고 누설이 늘어난다. 게이트가 채널을 한 면(평판)→세 면(FinFET)→네 면(GAA)으로 더 많이 감쌀수록 SS가 이론 한계에 가까워지고, DIBL과 문턱전압 변동도 작아진다. 이것이 "접촉면 확장의 역사"가 곧 "전력효율 개선의 역사"인 이유다.

채널이 수 나노미터로 얇아지면 양자 구속(Quantum Confinement) 효과로 캐리어 이동도와 문턱전압이 두께에 민감하게 변한다. 따라서 나노시트의 두께·폭을 원자층 수준으로 균일하게 제어하는 것이 소자 특성 산포를 줄이는 핵심이며, 이는 뒤에서 다룰 수율·변동성 과제와 직결된다. 아래 표는 세 구조의 차이가 생기는 원인과 함의를 정리한 것이다.

구분 평판 MOSFET FinFET GAA 나노시트
게이트 제어면 1면(상부) 3면(핀 측·상) 4면(완전 포위)
대표 적용 노드 20nm 이상 16~3nm 3·2nm급 이하
구동 전류 조절 채널 폭(W) 연속 핀 개수(이산) 시트 폭·적층수(준연속)
단채널 제어력 낮음(누설 심화) 중 높음(SS·DIBL 개선)

표에서 보듯 GAA의 핵심 가치는 "완전 포위에 의한 제어력"과 "시트 폭이라는 연속 설계 자유도"의 결합이다. FinFET이 핀 개수라는 정수 제약에 묶여 있던 설계 유연성을 되찾아 주는 것이 미세화 둔화기의 중요한 실무적 이점이다.

3. GAA 공정·제조 아키텍처와 핵심 기술

GAA의 어려움은 구조의 개념이 아니라 "쌓인 나노시트 사이사이에 게이트를 어떻게 채워 넣느냐" 는 제조에 있다. 아래 프로세스도는 나노시트 GAA의 대표적 제조 흐름과 함께 2nm 세대를 떠받치는 두 축 기술(후면 전력공급, High-NA EUV)의 위치를 나타낸다.

flowchart TB
  S1["Si/SiGe 슈퍼래티스 적층<br/>(채널층·희생층 교대 성장)"] --> S2["핀 형상 식각<br/>(적층 전체를 핀 모양으로)"]
  S2 --> S3["내부 스페이서 형성<br/>(소스·드레인 측 게이트 절연)"]
  S3 --> S4["채널 릴리스<br/>(SiGe 희생층 선택 제거)"]
  S4 --> S5["게이트 완전 포위<br/>(High-k 유전막 + 금속 게이트)"]
  S5 --> S6["후면 전력공급(BSPDN) 형성<br/>(웨이퍼 뒷면 전력망)"]
  subgraph Litho["노광 축"]
    L1["EUV(0.33 NA)"] --> L2["High-NA EUV(0.55 NA)"]
  end
  S2 -. "미세 패터닝" .-> Litho

가. 나노시트 형성 공정 — 슈퍼래티스·채널 릴리스·내부 스페이서

나노시트 GAA 제조의 출발점은 슈퍼래티스(Superlattice) 적층이다. 실리콘(Si, 채널이 될 층)과 실리콘게르마늄(SiGe, 나중에 제거될 희생층)을 원자층 수준으로 교대로 성장시켜 여러 겹의 샌드위치를 만든다. 이 적층 전체를 핀 모양으로 식각한 뒤, 가장 까다로운 단계인 채널 릴리스(Channel Release) 에서 SiGe 희생층만 선택적으로 녹여 내 Si 나노시트들이 공중에 뜬 상태로 남게 한다. 이렇게 생긴 시트와 시트 사이의 미세한 틈에 High-k 유전막과 금속 게이트를 빈틈없이 채워 넣음으로써 게이트가 각 채널을 완전히 포위한다.

이 과정에서 결정적 보조 기술이 내부 스페이서(Inner Spacer) 다. 게이트가 채널 전체를 감싸되 소스·드레인과는 전기적으로 분리되어야 하는데, 시트 사이 끝단에 절연체를 미리 심어 게이트와 소스·드레인 사이의 기생 커패시턴스와 누설을 막는다. 내부 스페이서가 균일하지 않으면 소자 특성이 크게 흔들리므로, 원자층 증착(ALD)과 선택적 식각의 정밀도가 수율을 좌우한다. 요컨대 GAA는 FinFET 대비 공정 단계가 늘고 각 단계의 허용 오차가 극단적으로 좁아진 구조이며, 이것이 초기 수율 확보가 어려운 근본 이유다.

흥미로운 점은, GAA 공정이 전혀 새로운 기술의 집합이 아니라 기존 FinFET 공정 자산의 상당 부분을 재활용한다는 것이다. 슈퍼래티스 적층·HKMG·EUV 노광 등은 이미 성숙한 기술이며, GAA의 핵심 신규 단계는 사실상 "채널 릴리스와 시트 간 게이트 충전"에 집중된다. 이 때문에 파운드리들은 FinFET에서 GAA로의 전환을 점진적 진화로 설계해 공정 개발 리스크와 투자 부담을 분산한다. 이는 신기술 도입 시 기존 자산과의 연속성을 확보해 전환 비용을 줄이는 전형적 공학 전략으로, 아키텍처 현대화나 레거시 마이그레이션에서의 점진적 전환 원칙과도 맥을 같이한다.

나. 후면 전력공급(BSPDN, Backside Power Delivery Network)

2nm 세대를 특징짓는 또 하나의 축은 전력을 웨이퍼 뒷면에서 공급하는 BSPDN이다. 전통적으로 신호 배선과 전력 배선은 모두 트랜지스터 위(앞면)의 다층 금속에 혼재해 왔는데, 미세화로 배선이 붐비면서 전력 배선이 신호 배선을 밀어내고 전압 강하(IR Drop)가 커지는 문제가 심화되었다. BSPDN은 전력 배선을 웨이퍼 뒷면으로 분리해, 앞면은 신호 배선에 집중시키고 뒷면의 굵은 금속으로 전력을 직접 공급한다. 그 결과 전압 강하 감소, 배선 혼잡 완화, 셀 면적 축소를 동시에 얻는다.

인텔은 이를 PowerVia라는 이름으로 18A 세대에서 선제 적용해 업계에서 가장 먼저 양산에 넣은 것으로 알려져 있으며, TSMC는 후속 세대(A16)의 Super Power Rail로, 삼성은 SF2 계열의 특정 변형에서 도입하는 로드맵이 공개된 바 있다. 다만 각 사의 적용 노드와 시점은 발표마다 조정될 수 있으므로 최신 공시를 확인할 필요가 있다. BSPDN은 GAA와 결합해 2nm급의 전력효율을 끌어올리는 핵심 수단이지만, 웨이퍼를 뒤집어 극도로 얇게 갈아 내고 뒷면에 배선을 형성하는 공정이 추가되어 열 방출 경로와 제조 복잡도 측면의 새 과제를 함께 안긴다.

제조 관점에서 BSPDN은 트랜지스터를 만든 웨이퍼를 캐리어에 접합한 뒤 뒷면을 수 마이크로미터 두께까지 갈아 내고, 앞면의 전력 공급점까지 나노-TSV(관통전극) 를 뚫어 뒷면 전력망과 잇는 방식으로 구현된다. 이로써 전력은 짧고 굵은 경로로 소자에 직접 도달해 저항·인덕턴스가 줄고, 앞면 금속층은 신호 배선에 온전히 할애되어 라우팅 혼잡과 셀 면적이 개선된다. 반면 소자가 얇은 실리콘 사이에 끼어 방열이 나빠지고, 뒷면 공정이 소자에 미치는 응력·손상을 억제해야 하므로, BSPDN은 전력·면적 이득과 열·수율 리스크를 교환하는 전형적 트레이드오프 기술이다.

다. High-NA EUV 노광

나노시트의 미세 패턴을 찍어 내려면 노광 장비의 해상도가 뒷받침되어야 한다. 현재 선단 공정은 EUV(극자외선, 파장 13.5nm, 개구수 NA 0.33) 를 쓰는데, 더 미세한 1.4nm·1nm급으로 가면 여러 번 겹쳐 찍는 멀티패터닝의 비용·오차가 커진다. 이를 돌파하기 위한 것이 개구수를 0.55로 높인 High-NA EUV 로, 한 번에 더 미세한 패턴을 찍어 멀티패터닝을 줄인다. 업계에서는 대체로 1.4nm/1nm급 경계에서 High-NA EUV가 본격 투입될 것으로 보며, 삼성은 1nm급(SF1A) 단계에서, TSMC·인텔도 1.4nm급 전후에서 채택을 검토하는 것으로 알려져 있으나, 구체적 시점은 기업별로 상이하고 유동적이다. High-NA EUV는 장비 대당 가격이 수천억 원대로 매우 높아, 도입 시점·범위는 성능 이득과 투자 회수의 균형에 따라 신중히 결정되는 영역이다.

라. High-k 메탈 게이트와 변형·채널 공학

GAA의 성능은 채널을 감싸는 게이트 스택의 품질에도 좌우된다. 게이트 산화막이 얇아질수록 터널링 누설이 커지므로, 유전율이 높은 High-k 유전막(예: HfO₂ 계열) 으로 물리적 두께는 유지하면서 전기적으로는 얇게 만들고, 그 위에 일함수를 맞춘 금속 게이트를 쌓는 HKMG(High-k Metal Gate) 가 필수다. GAA에서는 이 스택을 시트와 시트 사이의 좁은 틈에 등각(Conformal) 으로 채워야 하므로, 원자층 증착(ALD)의 균일도가 소자 특성을 결정한다.

또한 캐리어 이동도를 끌어올리기 위한 변형 공학(Strain Engineering) 과 채널 재료 선택도 중요한 변수다. 소스·드레인에 격자 상수가 다른 물질을 에피택시로 성장시켜 채널에 응력을 걸면 전자·정공의 이동도가 높아진다. 장기적으로는 실리콘을 넘어 게르마늄·III-V족 등 고이동도 채널이나 2차원 물질을 나노시트에 적용하는 연구도 진행되는데, 이는 구조(GAA)뿐 아니라 재료 혁신이 미세공정의 또 다른 축임을 보여 준다.

마. 공정 변동성과 수율 과제

GAA가 FinFET보다 어려운 본질적 이유는 공정 단계 증가와 허용 오차 축소에 있다. 채널 릴리스 시 SiGe만 선택적으로 제거하는 식각의 완전성, 내부 스페이서의 균일성, 시트 사이 게이트 충전의 등각성 중 어느 하나라도 산포가 커지면 문턱전압·누설이 흔들려 소자 간 변동(Variability) 이 커진다. 미세 소자에서는 도펀트 수가 통계적으로 흔들리는 RDF(Random Dopant Fluctuation) 와 선폭 거칠기(LER)까지 겹쳐, 수십억 개 소자의 특성을 좁은 범위로 모으는 일이 곧 수율 그 자체가 된다. 삼성의 3nm 초기 수율 난항 보도는 이러한 변동성 제어의 난이도를 단적으로 보여 준 사례로, 신구조 조기 도입이 왜 큰 리스크를 수반하는지를 실증한다.

4. 파운드리별 구현 비교 및 사례

GAA는 개념은 같되 구현 네이밍·채택 노드·보조 기술 조합이 기업마다 다르다. 아래 비교는 차이가 생기는 이유와 실무적 함의를 함께 보여 준다.

구분 삼성전자 TSMC 인텔
GAA 명칭 MBCFET(나노시트) Nanosheet RibbonFET
첫 GAA 양산 3nm급(SF3, 2022, 업계 최초) 2nm급(N2) 세대부터 18A(2nm급) 세대
후면 전력공급 SF2 계열 특정 변형 A16(Super Power Rail) 18A(PowerVia, 선제 적용)
전략적 특징 폭 조절 나노시트 강조, 조기 전환 생태계·수율 중심의 안정적 전환 GAA+BSPDN 동시 적용으로 추격

삼성은 경쟁사보다 한 세대 앞선 3nm에서 GAA로 조기 전환해 기술 선점을 노렸으나, 초기 수율 안정화에 어려움을 겪은 것으로 알려져 "구조 전환 시점을 앞당길 것인가, 수율이 무르익은 뒤 전환할 것인가" 라는 전략적 트레이드오프를 상징적으로 보여 주었다. 반면 TSMC는 FinFET을 3nm까지 끌고 간 뒤 2nm(N2)에서 GAA로 전환하는 보수적 경로를 택해 생태계·수율 안정성을 우선했다. 인텔은 GAA(RibbonFET)와 BSPDN(PowerVia)을 18A에서 동시에 적용하는 공격적 전략으로 선두 추격을 노렸는데, 두 신기술을 한 노드에 함께 넣는 것은 성능 도약 가능성과 양산 리스크를 동시에 키우는 선택이다. 이처럼 같은 GAA라도 전환 시점·보조 기술 조합에 따라 수율·비용·성능의 결과가 크게 갈린다.

구체적 성능 지표 측면에서, 각 사는 GAA 2nm급 세대가 직전 세대 대비 같은 전력에서 성능을 10여 % 높이거나, 같은 성능에서 전력을 20~30%가량 낮추고, 로직 밀도를 일정 폭 개선한다는 취지의 수치를 제시해 왔다. 예컨대 삼성은 3nm 1세대(SF3E)가 직전 FinFET 대비 전력효율·성능·면적을 개선한다고 밝혔고, TSMC는 N2가 N3 대비 전력·성능·밀도를 개선한다고 공개했다. 다만 이들 수치는 비교 기준(동일 전력 vs 동일 성능)과 대상 노드에 따라 달라지고 발표 시점마다 갱신되므로, 특정 수치를 단정적으로 인용하기보다 "세대당 두 자릿수 % 수준의 전력효율 개선" 이라는 경향으로 이해하는 것이 안전하다. 핵심은, 이러한 개선분이 과거처럼 선폭 축소만으로 얻어지지 않고 구조(GAA)·전력(BSPDN)·노광(EUV)의 조합에서 나온다는 점이다.

실제 적용 사례로는 모바일 AP와 AI 가속기가 GAA 2nm급의 1차 수요처로 꼽힌다. 전력효율이 배터리 수명과 직결되는 플래그십 모바일 SoC, 그리고 수만 개 칩이 동시에 돌아 전력·발열이 총소유비용(TCO)을 지배하는 데이터센터 AI 가속기는 세대당 수십 % 전력 절감이 곧바로 운영비·탄소배출 절감으로 이어지기 때문이다. 이는 GAA 전환이 단순한 기술 과시가 아니라 AI 시대의 전력·비용 경쟁력과 맞닿아 있음을 보여 준다.

파운드리 경쟁 구도의 관점에서도 GAA 세대는 중요한 변곡점이다. FinFET 시대에는 TSMC가 수율·생태계 우위로 선단 파운드리 시장을 주도했으나, GAA라는 새 구조 전환기는 후발 주자가 선두를 추격할 기회이자 선두가 주도권을 굳힐 분기점이 된다. 삼성이 3nm에서 GAA를 먼저 꺼낸 것, 인텔이 18A에서 GAA와 BSPDN을 묶어 반격을 시도하는 것은 모두 이 전환기를 승부처로 본 전략적 베팅이다. 다만 최종 승패는 구조 도입 선후가 아니라 양산 수율과 고객 확보가 가른다는 점에서, GAA 경쟁은 기술력과 양산 운영역량이 함께 겨뤄지는 장이라 할 수 있다.

5. 심화 — 포스트-GAA(포크시트·CFET)와 최신 로드맵

GAA는 종착점이 아니라 적층 밀도를 더 끌어올리는 구조 진화의 출발점이다. 반도체 연구 컨소시엄 imec 등의 로드맵은 GAA 나노시트 이후를 다음과 같이 그린다. 먼저 포크시트(Forksheet) 는 nFET과 pFET 사이에 유전체 벽을 세워 두 소자를 더 가깝게 배치함으로써 셀 면적을 줄이는 구조로, 나노시트와 CFET 사이의 가교로 제시된다. 그 다음 단계인 CFET(Complementary FET) 는 n형과 p형 트랜지스터를 좌우가 아니라 수직으로 쌓아 동일 면적에 두 배의 소자를 집적하는 구조로, 1nm 이하(A급) 노드의 유력 후보로 꼽힌다.

CFET의 매력은 분명하다. n형·p형 트랜지스터를 수직으로 쌓으면 같은 평면 면적에 두 배의 소자를 집적할 수 있어, 선폭을 더 줄이지 않고도 밀도를 끌어올리는 "면적의 3차원화"가 가능하다. 그러나 대가도 크다. 서로 다른 극성의 소자를 수직으로 정렬해 쌓는 공정, 상·하 소자를 잇는 배선, 그리고 적층 소자의 발열이 겹치는 열 문제는 모두 미해결 난제에 가깝다. 포크시트는 이 급격한 도약 전에 유전체 벽으로 소자 간격을 좁혀 밀도를 점진적으로 높이는 중간 다리 역할을 함으로써, 나노시트에서 CFET으로 가는 공정·설계 충격을 완화한다.

공개 로드맵은 대체로 포크시트를 2nm 이후 세대에, CFET을 2029~2033년 전후의 1nm 이하 세대에 배치하지만, 이런 일정은 과거에도 한 세대가량 지연되는 경향이 있었던 만큼 단정적으로 받아들이기 어렵다. 삼성은 최근 로드맵 업데이트에서 1.4nm급(SF1.4)을 2029년으로 조정하고 High-NA EUV를 1nm급(SF1A)부터 도입하는 방향을 제시한 것으로 전해지며, TSMC도 2세대 GAA와 후면 전력공급을 결합한 1.4nm급(A14)을 2028년 전후로 공개한 바 있다. 기업별 수치·연도는 발표 시점마다 바뀌므로 공식 로드맵 확인이 필요하다. 핵심 함의는, 미세공정 경쟁의 축이 선폭 숫자에서 "구조 혁신(GAA→포크시트→CFET)과 배선·전력 혁신(BSPDN), 노광 혁신(High-NA EUV)의 조합" 으로 이동했다는 점이다.

이 전환은 국내 산업에도 직접적 함의가 있다. 삼성전자·SK하이닉스는 선단 로직(파운드리)과 HBM·첨단 패키징 양면에서 경쟁하고 있어, GAA·BSPDN 양산 역량과 메모리-로직 이종집적 역량이 함께 국가 경쟁력을 좌우한다. GAA 전환을 로직 공정만의 문제가 아니라 메모리·패키징·소부장(소재·부품·장비) 생태계 전체의 동반 과제로 보는 시각이 필요하며, 이는 기술사 답안에서 단일 소자 기술을 산업·정책 맥락과 연결해 서술할 때 유용한 관점이다.

6. 고려사항 및 시사점

첫째, 구조 전환 시점의 전략적 선택이다. GAA 같은 신구조는 성능·전력 도약을 주지만 초기 수율이 낮아 조기 전환은 양산 리스크를, 지연 전환은 기술 선점 상실을 뜻한다. 삼성의 3nm 조기 전환과 TSMC의 2nm 보수적 전환 대비는, 기술사 관점에서 "신기술 도입 타이밍과 수율 성숙도의 균형"이라는 보편적 의사결정 문제의 전형적 사례로 활용할 수 있다.

둘째, 설계-공정 동시 최적화(DTCO)의 중요성이다. 나노시트 폭 조절, BSPDN에 따른 셀 재설계, 표준셀 라이브러리 재구성 등 GAA 세대의 이득은 공정만 바꿔서는 온전히 실현되지 않는다. 소자·셀·설계가 함께 최적화되는 DTCO(Design-Technology Co-Optimization) 역량이 실제 PPA 이득을 좌우하며, 이는 설계자산(IP)·EDA 생태계와의 연계 전략으로 이어진다.

셋째, 공급망·주권 관점의 전략 자산화다. High-NA EUV 장비의 극소수 공급(사실상 ASML 독점)과 선단 파운드리의 과점은 2nm급 공정을 국가·기업 안보 자산으로 만든다. 반도체 보조금·국산화·동맹 기반 공급망 재편(디지털 주권) 논의와 직접 연결되며, 이는 기술 이슈를 넘어선 경영·정책 차원의 고려사항이다.

넷째, 열·전력·검증의 신규 과제다. BSPDN은 전력 효율을 높이지만 웨이퍼 박막화로 열 방출 경로가 바뀌어 열 설계(Thermal) 가 더 까다로워지고, CFET 같은 수직 적층은 상·하 소자의 발열 간섭을 낳는다. 또 3차원·적층 구조는 전력·신호·열 무결성을 패키지·칩렛 수준에서 함께 검증해야 하므로, 앞선 칩렛·이종집적(2.5D/3D 패키징), HBM 등과의 연계 설계가 필수다. GAA는 단독 기술이 아니라 패키징·메모리·전력·노광 혁신이 맞물린 시스템 수준 전환의 한 축으로 이해해야 한다.

다섯째, 비용·투자 회수와 양산 전략이다. 선단 노드로 갈수록 팹·장비(특히 High-NA EUV) 투자와 마스크 비용이 급증해, 모든 제품을 최신 노드에 올리는 것은 경제적으로 비합리적이다. 따라서 연산 블록만 GAA 선단 공정에, 나머지는 성숙 공정에 두는 칩렛식 공정 분리나, 수율이 무르익은 뒤 전환하는 보수적 전략이 비용 측면에서 합리적일 수 있다. 신기술의 성능 이득과 투자 회수·리스크를 균형 있게 평가하는 것은 기술 선택을 넘어 경영 의사결정의 문제이며, 기술사 관점에서는 기술 로드맵과 투자 포트폴리오를 함께 설계하는 역량이 요구된다.

참고자료

한 줄 요약: GAA는 게이트가 나노시트 채널을 사방에서 완전히 포위해 단채널 효과를 억제하고 전력효율을 높이는 2nm급 트랜지스터 구조로, 폭 조절 나노시트·후면 전력공급(BSPDN)·High-NA EUV와 결합해 FinFET을 대체하며 포크시트·CFET으로 이어지는 미세공정 혁신의 축이다.