FPGA(Field Programmable Gate Array)
1. 개요
가. 정의
FPGA(Field Programmable Gate Array) 는 제조 이후에도 사용자가 현장(field)에서 내부 논리 회로의 연결을 자유롭게 재구성(reconfigure)할 수 있는 반도체로, 논리블록(LUT·플립플롭)과 이를 잇는 프로그래머블 배선(interconnect)을 격자(array) 형태로 배치하고 그 연결 정보를 비트스트림(bitstream)으로 주입해 임의의 디지털 회로를 하드웨어로 구현하는 재구성형 컴퓨팅(reconfigurable computing) 소자다.
FPGA가 등장한 근본 이유는 ASIC(Application Specific Integrated Circuit)의 경직성과 CPU의 비효율성 사이의 간극에 있다. ASIC은 특정 기능을 전용 회로로 굳혀 성능·전력 효율이 최고지만, 한 번 제작한 회로는 바꿀 수 없고 마스크 제작에 수십억수백억 원의 초기비용(NRE, Non-Recurring Engineering)과 수개월1년 이상의 설계·검증 주기가 든다. 반대로 CPU/GPU 같은 범용 프로세서는 소프트웨어로 무엇이든 실행할 수 있지만, 명령어 인출·해독·실행이라는 폰 노이만 구조의 오버헤드 때문에 특정 연산을 반복할 때 전력당 성능이 떨어진다. FPGA는 이 둘의 중간에서 "하드웨어의 병렬성·결정론적 저지연을 가지면서도 소프트웨어처럼 설계를 바꿀 수 있다" 는 독특한 위치를 차지한다.
이 가치는 산업 환경이 변할수록 커진다. 통신 표준(5G·Wi-Fi)·영상 코덱·AI 모델처럼 규격이 자주 바뀌는 영역에서는, 표준이 확정되기 전에 하드웨어를 굳혀버리는 ASIC이 위험하다. FPGA는 표준 개정이나 알고리즘 변경 시 비트스트림만 교체하면 되므로 시장 출시 시간(TTM, Time To Market)을 획기적으로 단축한다. 또한 소량·다품종 생산이나 ASIC 양산 전 프로토타이핑 단계에서는 FPGA가 경제적으로 압도적이다. 최근에는 데이터센터의 AI 추론 가속, 네트워크 가속(SmartNIC), 고빈도 매매(HFT)처럼 지연(latency)이 곧 가치인 영역에서 FPGA의 마이크로초 이하 결정론적 응답이 재조명되고 있다.
나. 등장 배경 및 필요성
1985년 자일링스(Xilinx)가 최초의 상용 FPGA(XC2064)를 내놓은 이래, FPGA는 단순 글루 로직(glue logic) 대체재에서 출발해 오늘날 데이터센터 가속기까지 영역을 넓혔다. 이 확장의 배경에는 세 가지 압력이 있다. 첫째, 무어의 법칙 둔화와 전력 장벽으로 범용 CPU의 클록·코어 확장이 한계에 부딪히면서, 특정 워크로드를 전용 하드웨어로 가속하는 '도메인 특화 아키텍처(DSA)'가 부상했다. 둘째, AI·통신 표준의 빠른 진화로 하드웨어를 굳히지 않고도 가속하려는 수요가 커졌다. 셋째, 엣지·국방·항공우주처럼 소량 생산에 현장 업그레이드가 필요하고 내방사선(rad-hard) 특성이 요구되는 영역에서 재구성성이 필수가 되었다.
다. 특징
FPGA의 성격은 다음 특징으로 요약된다.
- 재구성성(Reconfigurability): 비트스트림 교체만으로 회로를 바꿀 수 있어, 버그 수정·기능 추가·표준 변경에 유연하게 대응한다.
- 공간적 병렬성(Spatial Parallelism): 수천~수백만 개의 논리셀이 동시에 동작해, 반복·파이프라인 연산을 하드웨어로 펼쳐 처리한다.
- 결정론적 저지연(Deterministic Low Latency): OS·캐시·분기예측이 없어 응답 시간이 사이클 단위로 예측 가능하다.
- 전력 효율의 중간 지점: 같은 연산에서 CPU/GPU보다 전력당 성능이 높지만, 재구성 오버헤드 탓에 ASIC에는 못 미친다.
- 높은 설계 난이도와 자원 제약: RTL·타이밍 폐곤(timing closure) 지식이 필요하고, 가용 논리·메모리 자원 내에서 설계를 맞춰야 한다.
- 현장 업그레이드 가능성: 배포 후에도 원격으로 비트스트림을 갱신해 성능 개선·보안 패치·신규 표준 대응이 가능하다.
2. FPGA의 내부 구조와 구성요소
FPGA는 '프로그래머블 논리 + 프로그래머블 배선 + 임베디드 하드 블록'의 3계층으로 이해하면 명확하다. 핵심은 진리표를 담는 작은 메모리(LUT)로 임의의 조합논리를 만들고, 플립플롭으로 상태를 저장하며, 이들을 격자형 배선으로 자유롭게 연결한다는 점이다. 아래 구조도는 FPGA 패브릭의 전체 구성을 보여준다.
flowchart TB
subgraph FPGA["FPGA 패브릭"]
direction TB
IOB["I/O 블록(IOB)<br/>LVDS·고속 트랜시버"]
subgraph FABRIC["프로그래머블 로직 어레이"]
CLB1["CLB(LUT+FF)"]
CLB2["CLB(LUT+FF)"]
SW["스위치 매트릭스<br/>(프로그래머블 배선)"]
BRAM["블록 RAM(BRAM)"]
DSP["DSP 슬라이스<br/>(곱셈·누산 MAC)"]
end
CLK["클록 트리·PLL/MMCM"]
HARD["하드 IP<br/>(PCIe·DDR·이더넷 MAC)"]
end
IOB --> FABRIC
CLB1 <--> SW
CLB2 <--> SW
SW <--> BRAM
SW <--> DSP
CLK --> FABRIC
HARD <--> FABRIC
style FABRIC fill:#e8f0fe,stroke:#2f6fed,stroke-width:2px
style DSP fill:#eafbea,stroke:#2f9e44,stroke-width:1px
style BRAM fill:#eafbea,stroke:#2f9e44,stroke-width:1px
가. 구성가능 논리블록(CLB, Configurable Logic Block). FPGA의 심장이다. 핵심은 룩업테이블(LUT, Look-Up Table) 로, 보통 6입력 LUT는 64비트 SRAM에 진리표를 저장해 6변수 조합논리를 1사이클에 계산한다. 즉 논리 게이트를 직접 만드는 것이 아니라 "입력 조합에 대한 출력값을 미리 메모리에 적어두고 읽는" 방식으로 임의의 불 함수를 구현한다. CLB에는 LUT와 함께 플립플롭(FF) 이 있어 순차논리(레지스터)를 만들고, 전용 캐리 체인(carry chain)으로 덧셈기 같은 산술 연산을 빠르게 처리한다. 수십만~수백만 개의 CLB가 모여 거대한 병렬 회로를 형성한다.
나. 프로그래머블 인터커넥트(Interconnect)와 스위치 매트릭스. CLB가 아무리 많아도 자유롭게 연결되지 않으면 무의미하다. FPGA 면적의 상당 부분은 사실 배선과 스위치 매트릭스가 차지하며, 비트스트림이 이 스위치의 on/off를 결정해 논리블록 간 경로를 만든다. 설계 성능(최대 동작 주파수)이 배치·배선 품질에 크게 좌우되는 이유가 여기에 있다 — 신호가 먼 CLB까지 돌아가면 배선 지연이 커져 타이밍을 못 맞춘다.
다. 임베디드 하드 블록(BRAM·DSP·하드 IP). 모든 것을 LUT로 만들면 비효율적이므로, 자주 쓰는 기능은 전용 실리콘(hard block)으로 심어둔다. 블록 RAM(BRAM) 은 수십 Kb 단위의 온칩 메모리로 버퍼·FIFO·캐시에 쓰이고, DSP 슬라이스는 하드와이어드 곱셈기·누산기(MAC)로 신호처리와 AI 연산의 핵심이다. 고급 FPGA에는 PCIe·DDR 메모리 컨트롤러·100G 이더넷 MAC·고속 SerDes 트랜시버가 하드 IP로 내장되어, 이들을 LUT로 구현할 때의 자원·성능 손실을 피한다.
라. 클록·I/O·SoC 통합. 전용 클록 트리와 PLL/MMCM이 칩 전역에 낮은 지터의 클록을 공급하고, 여러 클록 도메인을 관리한다. I/O 블록은 다양한 전기 규격(LVDS·LVCMOS)과 수십 Gbps급 트랜시버를 지원한다. 나아가 SoC FPGA(예: AMD Zynq, Intel Agilex SoC)는 ARM 코어 등 하드 프로세서(PS, Processing System)와 FPGA 패브릭(PL, Programmable Logic)을 한 칩에 통합해, 소프트웨어 유연성과 하드웨어 가속을 결합한다.
| 구성요소 | 역할 | 비유 |
|---|---|---|
| LUT | 임의 조합논리 구현(진리표 메모리) | 논리의 기본 레고 블록 |
| 플립플롭(FF) | 상태 저장(순차논리) | 1비트 기억장치 |
| 인터커넥트/스위치 | 블록 간 배선 연결 | 회로의 도로망 |
| BRAM | 온칩 메모리 버퍼 | 작업용 메모장 |
| DSP 슬라이스 | 곱셈·누산(MAC) 가속 | 전용 계산기 |
| 하드 IP | PCIe·DDR·이더넷 등 | 기성 부품 |
3. FPGA 설계 흐름(Design Flow)
FPGA 개발은 소프트웨어 컴파일과 유사하지만, 최종 산출물이 '실행파일'이 아니라 '회로 연결표(비트스트림)'라는 점이 결정적으로 다르다. 설계자는 하드웨어 기술언어로 '무엇을 계산할지'가 아니라 '어떤 회로를 만들지'를 기술하며, 도구가 이를 실제 논리셀 배치와 배선으로 변환한다. 아래는 전형적인 설계 흐름이다.
flowchart LR
A["설계 입력<br/>(Verilog/VHDL RTL · HLS C/C++)"] --> B["논리 합성<br/>(Synthesis)"]
B --> C["배치·배선<br/>(Place and Route)"]
C --> D["정적 타이밍 분석<br/>(STA)"]
D -->|타이밍 위반| B
D -->|통과| E["비트스트림 생성<br/>(Bitstream)"]
E --> F["디바이스 구성<br/>(Configuration/Download)"]
A -.검증.-> V["기능 시뮬레이션<br/>(Testbench)"]
C -.검증.-> V
style B fill:#e8f0fe,stroke:#2f6fed,stroke-width:1px
style C fill:#e8f0fe,stroke:#2f6fed,stroke-width:1px
style E fill:#eafbea,stroke:#2f9e44,stroke-width:2px
가. 설계 입력과 검증. 전통적으로는 Verilog·VHDL 같은 RTL(Register Transfer Level) 언어로 회로의 동작을 레지스터·조합논리 수준에서 기술한다. 각 단계마다 테스트벤치 기반 기능 시뮬레이션으로 설계가 의도대로 동작하는지 검증한다. 최근에는 HLS(High-Level Synthesis) 로 C/C++/OpenCL을 RTL로 자동 변환해 생산성을 높이는 흐름이 확산되고 있다.
나. 논리 합성(Synthesis). RTL 코드를 FPGA의 실제 자원(LUT·FF·DSP·BRAM)으로 매핑하는 단계로, 소프트웨어의 컴파일에 해당한다. 합성 도구는 불 대수 최적화와 기술 매핑(technology mapping)을 수행해 넷리스트(netlist)를 만든다. 이때 자원 사용량과 예상 지연이 결정되므로, 코드 작성 스타일이 결과 품질(QoR)에 직결된다.
다. 배치·배선(Place and Route)과 타이밍 폐곤. 넷리스트의 각 논리를 칩의 물리적 위치에 배치(place)하고 스위치 매트릭스로 연결(route)한다. 이어 정적 타이밍 분석(STA) 으로 모든 신호 경로가 목표 클록 주기 안에 도착하는지 검사한다. 위반(negative slack)이 있으면 제약(constraints)을 조정하거나 설계를 수정해 다시 합성하는 타이밍 폐곤(timing closure) 반복이 FPGA 개발에서 가장 까다로운 과정이다. 예컨대 300MHz 목표 설계에서 배선 지연으로 280MHz밖에 안 나오면, 파이프라인 단을 추가하거나 로직을 재배치해야 한다.
라. 비트스트림 생성과 구성. 최종 배치·배선 결과를 비트스트림으로 인코딩하고, 이를 FPGA에 다운로드하면 스위치와 LUT 내용이 설정되어 회로가 '살아난다'. SRAM 기반 FPGA는 전원이 꺼지면 설정이 사라지므로 외부 플래시에서 부팅 시마다 비트스트림을 로딩한다.
4. FPGA 유형 비교와 적용 사례
가. 구성 메모리에 따른 유형. FPGA는 회로 설정을 어떻게 저장하느냐로 나뉜다. SRAM 기반은 재구성이 빠르고 공정 미세화에 유리해 주류(AMD·Intel)지만, 휘발성이라 외부 부팅 메모리가 필요하고 전원 투입 시 설정 노출 위험이 있다. 플래시 기반(Microchip/Microsemi)은 비휘발성이라 즉시 부팅되고 저전력이며 보안에 유리하다. 안티퓨즈(Antifuse) 는 1회만 프로그래밍되지만 내방사선 특성이 뛰어나 위성·국방에 쓰인다. 이처럼 '같은 FPGA'라도 적용 분야에 따라 선택이 달라진다.
나. CPU·GPU·ASIC과의 비교. 네 소자의 차이는 '유연성과 효율의 트레이드오프'로 설명된다. CPU는 가장 유연하나 처리량·전력효율이 낮고, GPU는 대규모 데이터 병렬(SIMT)에 강하나 지연이 크고 전력 소모가 많다. ASIC은 효율 최고지만 유연성 0에 NRE가 막대하다. FPGA는 그 중간에서 낮은 지연과 높은 전력효율을 유연성과 함께 제공한다.
| 구분 | CPU | GPU | FPGA | ASIC |
|---|---|---|---|---|
| 유연성 | 최상(SW) | 높음(SW) | 높음(재구성) | 없음(고정) |
| 지연(latency) | 중 | 높음 | 매우 낮음(결정론적) | 매우 낮음 |
| 전력효율 | 낮음 | 중 | 높음 | 최상 |
| 초기비용(NRE) | 없음 | 없음 | 낮음 | 매우 높음 |
| TTM | 즉시 | 즉시 | 수주~수개월 | 수개월~1년+ |
| 적합 영역 | 범용 제어 | AI 학습·대량병렬 | 저지연 가속·소량다품종 | 대량 양산 |
이 트레이드오프는 손익분기 물량으로도 설명된다. ASIC은 NRE가 크지만 단위 단가가 매우 낮아, 생산량이 일정 규모(통상 수만~수십만 개)를 넘으면 총비용이 FPGA보다 저렴해진다. 반대로 생산량이 적거나 설계 변경 가능성이 크면, NRE가 사실상 없고 재설계 비용이 낮은 FPGA의 총소유비용(TCO)이 유리하다. 따라서 '예상 물량 × 수명 × 변경 빈도'를 축으로 FPGA·ASIC을 가르는 것이 실무 의사결정의 출발점이며, 많은 기업이 FPGA로 먼저 출시·검증한 뒤 물량이 확정되면 ASIC으로 전환하는 단계적 전략을 쓴다.
다. 산업 적용 사례(구체·수치). 첫째, 데이터센터 AI 추론에서 마이크로소프트는 'Catapult/Brainwave' 프로젝트로 Bing 검색과 Azure에 FPGA를 대규모 배치해, 배치 크기 1에서도 낮은 지연으로 실시간 AI 추론을 제공했다. 둘째, 금융 고빈도매매(HFT) 에서는 네트워크 패킷 처리와 주문 로직을 FPGA에 구현해 수백 나노초~1마이크로초 수준의 '틱 투 트레이드' 지연을 달성, CPU 대비 수십 배 빠른 반응으로 거래 우위를 확보한다. 셋째, 5G 기지국·SmartNIC에서는 표준이 계속 진화하는 베이스밴드 신호처리와 네트워크 오프로드(암호화·가상 스위칭)를 FPGA로 가속해, 표준 개정 시 펌웨어 업데이트로 대응한다. 넷째, 클라우드 FPGA(AWS EC2 F1/F2 인스턴스)는 사용자가 FPGA 가속기를 시간 단위로 임대해 유전체 분석·영상 트랜스코딩·금융 리스크 계산에 활용한다.
5. 심화: 최신 동향과 적응형 컴퓨팅으로의 진화
FPGA 생태계는 '하드웨어 설계의 민주화'와 '이종 집적'이라는 두 축으로 빠르게 진화하고 있다.
가. 고수준 합성(HLS)과 개발 생산성. FPGA 보급의 최대 장벽은 RTL 설계 난이도였다. 이를 낮추기 위해 HLS가 C/C++/OpenCL을 RTL로 변환하고, 파이썬 기반 오버레이(예: PYNQ)로 소프트웨어 개발자도 가속기를 활용하게 하는 흐름이 확산됐다. 이는 FPGA를 'HDL 전문가의 영역'에서 '일반 개발자의 가속 도구'로 넓히는 변화다.
나. 부분 재구성(Partial Reconfiguration). 칩 전체를 멈추지 않고 일부 영역만 동작 중 교체하는 기술로, 하나의 FPGA에서 시간에 따라 서로 다른 가속기를 바꿔 끼울 수 있다. 데이터센터에서 테넌트별 가속 함수를 동적으로 전환하거나, 무선 기지국에서 통신 모드를 전환하는 데 쓰인다. 이는 한정된 논리 자원을 '시간 분할'로 재사용하는 효과를 주어, 작은 디바이스에서도 더 많은 기능을 수용하게 한다. 다만 교체 영역 간 인터페이스 설계와 구성 중 안전성 확보가 까다로워 설계 복잡도가 올라간다는 비용이 따른다.
다. 적응형 컴퓨팅(ACAP)과 AI 엔진. AMD의 Versal, 인텔의 Agilex 같은 차세대 제품은 전통적 FPGA 패브릭에 벡터형 AI 엔진(VLIW/SIMD 코어 배열)·NoC(Network-on-Chip)·하드 프로세서를 통합한 '적응형 컴퓨팅 가속 플랫폼(ACAP)'으로 진화했다. AI 추론의 행렬 연산은 전용 AI 엔진이, 사용자 정의 전·후처리는 FPGA 패브릭이, 제어는 ARM 코어가 맡아 이종 워크로드를 한 칩에서 처리한다.
라. 오픈소스 툴체인과 생태계 개방. 오랫동안 FPGA 개발은 벤더 종속적인 폐쇄 도구에 묶여 있었으나, 최근 Yosys·nextpnr 같은 오픈소스 합성·배치배선 도구와 공개 비트스트림 포맷(예: Project IceStorm) 연구가 진전되면서 소형 FPGA를 중심으로 개방형 개발 흐름이 형성되고 있다. 이는 학계·스타트업의 진입 장벽을 낮추고 재현 가능한 하드웨어 설계를 촉진해, 장기적으로 FPGA 활용 저변을 넓히는 동력이 된다.
마. 칩렛·eFPGA·CXL 연계. 칩렛(chiplet) 방식으로 FPGA 다이와 HBM·I/O 다이를 2.5D/3D로 집적해 대역폭을 끌어올리고, SoC 안에 작은 FPGA IP를 심는 eFPGA(embedded FPGA) 로 ASIC에 부분적 재구성성을 부여한다. 또한 CXL 인터커넥트로 CPU·메모리와 캐시 일관성 있게 연결되는 FPGA 가속기가 연구·제품화되고 있어, 메모리 공유형 가속의 핵심으로 부상하고 있다. ([[cxl-compute-express-link]], [[chiplet]] 참조)
6. 고려사항 및 시사점
FPGA 도입은 '언제·무엇을·어떻게'를 기술사 관점에서 종합 판단해야 한다.
- 적용 전략(언제 FPGA인가): 물량·수명·변경 빈도로 판단한다. 대량 양산이 확정되고 규격이 안정적이면 ASIC이 유리하고, 소량·다품종이거나 표준·알고리즘이 유동적이며 ASIC 양산 전 프로토타이핑이 필요하면 FPGA가 적합하다. 데이터센터에서는 '지연이 곧 가치'인 워크로드에 선택적으로 투입한다.
- 트레이드오프 관리: FPGA는 CPU/GPU보다 전력효율·지연이 우수하나 개발 난이도가 높고 단위 단가가 ASIC보다 비싸며 재구성 오버헤드로 ASIC의 최대 성능에는 못 미친다. 조직은 개발 역량(RTL·타이밍 폐곤 인력)과 TTM, 총소유비용(TCO)을 함께 저울질해야 한다.
- 보안(비트스트림·공급망): SRAM 기반은 부팅 시 비트스트림이 외부 메모리에서 로딩되므로 비트스트림 암호화·인증(AES·HMAC) 과 안티탬퍼가 필수다. 또한 재구성성은 '하드웨어 트로이목마'·악성 비트스트림 주입 같은 새로운 공급망 위협을 낳으므로, 설계 IP와 구성 과정의 무결성 검증이 중요하다.
- 조직 역량과 TCO: FPGA의 성패는 결국 사람에 달려 있다. RTL 설계, 타이밍 폐곤, 검증 자동화 역량을 갖춘 인력 확보와 벤더 툴 라이선스·개발 기간을 포함한 총소유비용을 초기부터 산정해야 한다. HLS·고수준 프레임워크로 진입 장벽이 낮아지고 있으나, 고성능을 끌어내려면 여전히 하드웨어적 사고가 필요하다는 점을 전략에 반영해야 한다.
- 전망과 연계기술: FPGA는 단독 소자를 넘어 이종 집적·적응형 컴퓨팅·메모리 공유 가속의 중심으로 재편되고 있다. GPU([[multi-gpu]])·NPU([[npu]])·ASIC·칩렛([[chiplet]])·CXL([[cxl-compute-express-link]])과의 역할 분담 속에서, FPGA는 '유연성이 필요한 가속'이라는 고유 포지션을 유지하며 AI·통신·엣지의 핵심 축으로 남을 전망이다.
참고자료
- AMD(Xilinx), "What is an FPGA? Field Programmable Gate Array", https://www.amd.com/en/products/adaptive-socs-and-fpgas/fpga/what-is-an-fpga.html
- Intel(Altera), "FPGA Architecture Overview", https://www.intel.com/content/www/us/en/products/programmable.html
- Microsoft Research, "A Configurable Cloud for Accelerating Applications (Catapult)", https://www.microsoft.com/en-us/research/project/project-catapult/
- AWS, "Amazon EC2 F2 Instances (FPGA)", https://aws.amazon.com/ec2/instance-types/f2/
한 줄 요약: FPGA는 LUT·플립플롭과 프로그래머블 배선을 비트스트림으로 재구성해 임의의 디지털 회로를 하드웨어로 구현하는 재구성형 소자로, ASIC의 효율과 CPU의 유연성 사이에서 저지연·병렬 가속과 빠른 TTM을 무기로 AI·통신·엣지 가속의 핵심 축으로 진화하고 있다.