CXL(Compute Express Link)

1. 개요

CXL(Compute Express Link)이란 CPU·GPU·가속기·메모리 확장장치 등 이기종(heterogeneous) 컴퓨팅 요소를 PCIe 물리계층 위에서 캐시 일관성(cache coherency)을 유지하며 저지연으로 연결하는 개방형 상호연결 표준이다.

AI·HPC(고성능컴퓨팅) 워크로드가 폭증하면서 데이터센터의 병목은 더 이상 연산 능력 자체가 아니라 메모리 대역폭·용량·공유 효율로 옮겨가고 있다. 전통적인 서버 구조에서 DRAM은 각 CPU 소켓의 DDR 채널에 물리적으로 종속되므로, 특정 노드에서 메모리가 남아도 다른 노드가 이를 빌려 쓸 수 없는 고착 메모리(stranded memory) 문제가 구조적으로 발생한다. 실제로 하이퍼스케일 사업자의 분석에 따르면 서버 메모리의 상당 비율(연구에 따라 10~~25% 수준)이 이러한 방식으로 유휴 상태에 놓인다고 보고되며, 메모리가 서버 원가에서 차지하는 비중이 40~~50%에 달하는 현실에서 이는 막대한 자본 낭비로 이어진다.

이 문제의 근본 원인은 "메모리가 CPU에 묶여 있다"는 전제에 있다. PCIe는 범용 I/O 연결로서 대역폭은 확장되어 왔으나, 캐시 일관성을 보장하지 못해 가속기가 CPU 메모리를 직접 공유하려면 번거로운 DMA 복사와 소프트웨어 동기화가 필요했다. CXL은 바로 이 지점을 겨냥하여, PCIe의 물리·전기 계층을 그대로 재사용하면서도 캐시 일관성 프로토콜을 추가해 "가속기와 CPU가 같은 메모리를 하나의 주소공간처럼 바라보는" 구조를 가능하게 한다. 즉 CXL의 등장 배경은 ① 이기종 가속의 보편화에 따른 일관성 요구, ② 메모리 용량·대역폭 확장 요구, ③ 메모리 풀링을 통한 자원 분리(disaggregation)와 TCO(총소유비용) 절감이라는 세 축으로 요약된다.

조금 더 구체적으로 살펴보면, 기존 구조의 한계는 두 방향 모두에서 나타난다. 첫째는 용량·대역폭의 경직성이다. DDR 채널 수는 CPU 소켓이 물리적으로 고정하므로, 메모리를 더 붙이고 싶어도 소켓당 채널·슬롯 한도를 넘을 수 없고 대역폭도 함께 묶여 비례적으로만 늘어난다. 둘째는 공유의 불가능성이다. A 서버의 남는 메모리를 B 서버가 쓰려면 네트워크를 통한 RDMA 등 별도 경로가 필요하고, 이는 메모리 접근 지연을 수 마이크로초 단위로 끌어올려 사실상 "메모리"가 아니라 "저장소"에 가까워진다. CXL은 이 두 한계를 로드/스토어 수준의 메모리 시맨틱을 유지한 채 돌파한다는 점에서, 단순한 연결 규격이 아니라 데이터센터 메모리 아키텍처의 패러다임 전환으로 평가된다.

CXL의 특징은 개방성과 하위 호환성이다. 2019년 인텔 주도로 발족한 CXL 컨소시엄은 이후 Gen-Z, OpenCAPI 등 경쟁 표준을 흡수하며 사실상 업계 표준으로 자리 잡았고, 모든 상위 버전은 하위 버전과 완전한 호환성을 보장한다. 이로써 데이터센터는 기존 PCIe 생태계 투자를 보존하면서 점진적으로 CXL로 전환할 수 있다. 이러한 개방성은 단일 벤더 종속을 피하려는 하이퍼스케일 사업자와 통신사·금융권 데이터센터의 요구와도 맞물려, CXL이 특정 CPU·GPU 제조사의 울타리를 넘어선 공통 인프라 언어로 받아들여지는 배경이 되었다.

2. CXL 전체 구조와 프로토콜

CXL은 하나의 물리 링크 위에서 세 가지 하위 프로토콜을 동적으로 다중화(multiplexing)하여 전송한다. 아래 그림은 CXL의 전체 스택 구조를 나타낸다.

graph TD
    subgraph Host["호스트(CPU)"]
        CPU["CPU 코어 + 캐시"]
        HA["홈 에이전트(Home Agent)"]
        CTRL["CXL 컨트롤러"]
    end
    subgraph Protocol["CXL 프로토콜(다중화)"]
        IO["CXL.io(검색·설정·DMA)"]
        CACHE["CXL.cache(가속기→호스트 메모리 일관성)"]
        MEM["CXL.mem(호스트→장치 메모리 접근)"]
    end
    subgraph PHY["물리 계층"]
        FLIT["Flit 기반 전송"]
        PCIE["PCIe PHY(전기·물리 재사용)"]
    end
    subgraph Device["CXL 장치"]
        ACC["가속기(GPU/NPU)"]
        MEMEXP["메모리 확장장치(DRAM/CXL)"]
    end
    CPU --> HA --> CTRL
    CTRL --> IO
    CTRL --> CACHE
    CTRL --> MEM
    IO --> FLIT
    CACHE --> FLIT
    MEM --> FLIT
    FLIT --> PCIE
    PCIE --> ACC
    PCIE --> MEMEXP

가. CXL.io — PCIe의 트랜잭션 계층과 기능적으로 동등한 프로토콜로, 장치 검색(discovery)·열거(enumeration)·레지스터 접근·인터럽트·DMA 등 기본 I/O를 담당한다. CXL.io는 모든 CXL 장치가 의무적으로 지원해야 하는 "뼈대"로서, 부팅 시 초기화와 설정은 전적으로 이 프로토콜 위에서 이뤄진다. 즉 CXL.io만 쓰면 사실상 PCIe 장치와 다를 바 없으며, 캐시 일관성의 이점은 다음 두 프로토콜에서 비로소 발현된다.

나. CXL.cache — 장치(가속기)가 호스트(CPU)의 메모리를 일관성을 유지하며 캐싱할 수 있게 하는 프로토콜이다. GPU·NPU가 CPU 메모리의 특정 영역을 자신의 캐시로 가져와 연산하고, 그 변경 사항이 MESI 계열 일관성 프로토콜을 통해 CPU 캐시와 자동 동기화된다. 덕분에 개발자는 명시적 복사·동기화 코드 없이 포인터를 공유하듯 데이터를 다룰 수 있어, 이기종 병렬 프로그래밍의 생산성이 크게 향상된다. 예컨대 추천시스템의 대규모 임베딩 테이블을 CPU 메모리에 두고 NPU가 CXL.cache로 참조하면, 반복적인 PCIe DMA 복사 오버헤드를 제거할 수 있다.

다. CXL.mem — 반대로 호스트(CPU)가 장치에 붙은 메모리를 자신의 물리 주소공간의 일부로 직접 접근(load/store)하게 하는 프로토콜이다. 이것이 메모리 확장·풀링의 핵심이다. CPU 입장에서 CXL.mem으로 연결된 DRAM은 조금 느린 NUMA 노드처럼 보이며, 운영체제는 이를 별도의 메모리 계층(tier)으로 인식해 페이지를 배치한다. CXL 메모리의 접근 지연은 로컬 DDR 대비 대략 2배 내외(수십~100ns대 추가)로 알려져 있어, 대역폭·용량이 중요하고 지연에 덜 민감한 워크로드에 적합하다.

세 프로토콜이 하나의 링크에서 공존한다는 점은 설계상 매우 중요하다. 예컨대 AI 가속기(Type 2)는 부팅·설정 시에는 CXL.io로 열거되고, 호스트 메모리의 입력 텐서를 읽을 때는 CXL.cache로 일관성 있게 캐싱하며, 자신의 HBM/DRAM을 호스트에 노출할 때는 CXL.mem을 사용한다. 이처럼 동일 물리 경로에서 시점·용도에 따라 프로토콜이 전환되므로, 별도의 링크를 여럿 두지 않고도 복합적인 데이터 이동 패턴을 하나의 연결로 수용할 수 있다는 점이 CXL의 구조적 우아함이다.

물리 계층에서 CXL이 PCIe를 재사용하는 방식도 짚어둘 필요가 있다. CXL은 PCIe의 전기적 신호·커넥터·폼팩터를 그대로 쓰되, 링크 초기화 시점에 대체 프로토콜 협상(alternate protocol negotiation)을 거쳐 해당 슬롯을 PCIe 모드로 쓸지 CXL 모드로 쓸지 결정한다. 또한 지연을 줄이기 위해 PCIe의 가변 길이 패킷(TLP) 대신 고정 크기의 Flit(flow control unit) 단위로 전송하며, CXL.cache/mem은 지연에 민감하므로 68바이트의 소형 Flit 경로를, 대역폭이 중요한 CXL.io는 큰 Flit을 사용하는 식으로 경로를 최적화한다. 이처럼 "검증된 PCIe 자산 위에 일관성 계층을 얹는" 설계 철학 덕분에 CXL은 별도 전용 배선 없이 기존 서버 보드 설계를 거의 그대로 활용할 수 있고, 이는 생태계 확산 속도를 크게 앞당긴 결정적 요인이다.

이 세 프로토콜의 조합에 따라 CXL 장치는 세 가지 유형으로 분류된다. 아래 표는 그 차이를 정리한 것이나, 핵심은 "어느 방향의 일관성이 필요한가"에 있다. Type 1은 호스트 메모리를 쓰는 연산 가속기(NIC·스마트NIC 등)로 CXL.cache가 필수이고, Type 2는 자체 메모리를 가지면서 호스트와 양방향으로 공유하는 GPU·FPGA로 세 프로토콜을 모두 쓰며, Type 3는 순수 메모리 확장장치로 CXL.mem이 중심이 된다.

유형	사용 프로토콜	대표 장치	메모리 특성
Type 1	CXL.io + CXL.cache	스마트NIC, 연산 NIC	호스트 메모리를 캐싱
Type 2	CXL.io + CXL.cache + CXL.mem	GPU, FPGA, AI 가속기	호스트·장치 메모리 양방향 공유
Type 3	CXL.io + CXL.mem	메모리 확장·풀링 장치	장치 메모리를 호스트에 제공

3. 버전별 진화와 메모리 풀링 아키텍처

CXL은 짧은 기간에 빠르게 진화했으며, 각 버전은 PCIe 세대의 대역폭 향상과 발을 맞춰 왔다. 1.0/1.1(2019)은 단일 노드 내 가속기·메모리 확장에 초점을 두었고, 2.0(2020)은 스위치를 도입해 여러 호스트가 하나의 메모리 풀을 나눠 쓰는 풀링(pooling)을 가능하게 했다. 3.0(2022)은 PCIe 6.0 기반 64GT/s로 대역폭을 2배로 끌어올리고 다단 스위칭(multi-level switching)과 메모리 공유(sharing), 패브릭(fabric) 개념을 추가했으며, 3.1(2023년 11월 발표)은 PBR(Port Based Routing) 스위치, 장치 간 직접 P2P 통신, 신뢰 실행 환경(TEE) 보안 등을 보강해 랙(rack)을 넘어서는 분리 아키텍처로 확장했다.

여기서 풀링(pooling)과 공유(sharing)를 구분하는 것이 중요하다. 풀링은 하나의 메모리 자원을 시점에 따라 여러 호스트에 배타적으로 할당하는 것이고(동시에 한 호스트만 소유), 공유는 여러 호스트가 동일 영역을 동시에 일관성 있게 접근하는 것이다. 공유는 CXL 3.0에서 Dynamic Capacity Device(DCD) 및 Global Fabric Attached Memory 개념과 함께 본격화되었다. 아래 그림은 CXL 스위치 기반 메모리 풀링의 자원 분리 구조를 보여준다.

flowchart LR
    H1["호스트 A(CPU)"]
    H2["호스트 B(CPU)"]
    H3["호스트 C(CPU)"]
    SW["CXL 스위치(Fabric Manager)"]
    M1["메모리 모듈 1(DRAM)"]
    M2["메모리 모듈 2(DRAM)"]
    M3["메모리 모듈 3(CXL/확장)"]
    H1 -->|CXL.mem| SW
    H2 -->|CXL.mem| SW
    H3 -->|CXL.mem| SW
    SW -->|동적 할당| M1
    SW -->|동적 할당| M2
    SW -->|동적 할당| M3
    FM["관리 소프트웨어: 용량 재배치"]
    FM -.제어.-> SW

버전별 대역폭 진화도 실무 설계의 중요한 변수다. CXL 1.1/2.0은 PCIe 5.0 기반 32GT/s로 x16 레인에서 약 64GB/s(단방향)를 제공하고, 3.0/3.1은 PCIe 6.0 기반 64GT/s로 이를 약 128GB/s로 2배 끌어올린다. 다만 PCIe 6.0은 PAM4 변조와 FEC(순방향 오류정정)를 도입하므로, 오류정정에 따른 지연 증가를 Flit 설계로 상쇄하는 균형이 중요하다. 용량 측면에서도 2.0의 단일계층 스위치가 수십 대 규모의 풀을 다룬다면, 3.0의 다단 스위칭은 수백~수천 노드 규모의 패브릭으로 확장되므로, 도입 규모와 목표 활용률에 맞춰 버전·토폴로지를 선정해야 한다.

이 구조에서 패브릭 매니저(Fabric Manager)는 각 호스트의 수요에 따라 메모리 모듈의 용량을 동적으로 떼어 붙이는 오케스트레이터 역할을 한다. 예를 들어 야간 배치 작업으로 호스트 A가 대용량 메모리를 요구하면 패브릭 매니저가 유휴 모듈을 A에 할당하고, 작업 종료 후 회수해 다른 호스트에 재배치한다. 이것이 메모리 분리(memory disaggregation)의 핵심 가치로, 고착 메모리를 줄여 전체 메모리 설치량을 낮추고 활용률을 끌어올린다. 마이크로소프트 애저(Azure)의 연구 프로토타입 "Pond"는 CXL 풀링으로 DRAM 수요의 약 9~10%를 절감할 수 있음을 보였고, 이는 하이퍼스케일 규모에서 수억 달러 단위의 절감으로 환산된다.

4. 비교: CXL vs. 전통 PCIe·NVLink·NUMA

CXL의 위치를 이해하려면 인접 기술과의 비교가 필요하다. 단순히 "빠른 연결"이라는 표면적 특징만 보면 혼동하기 쉬우나, 각 기술이 해결하려는 문제와 일관성 모델이 근본적으로 다르다.

구분	PCIe	CXL	NVLink	전통 NUMA(QPI/UPI)
캐시 일관성	없음	있음(비대칭)	있음	있음(대칭)
물리 계층	PCIe	PCIe 재사용	전용	전용 소켓 간
개방성	개방	개방	독점(NVIDIA)	독점(CPU 벤더)
주 용도	범용 I/O	메모리 확장·풀링·가속기	GPU 간 고속 연결	CPU 소켓 간
확장 범위	노드 내	노드~랙 패브릭	노드 내 GPU 클러스터	소켓 간

PCIe와의 차이는 일관성 유무가 결정적이다. PCIe만으로 가속기가 CPU 메모리를 쓰려면 소프트웨어가 캐시 플러시·DMA를 수동 관리해야 하지만, CXL은 하드웨어가 이를 자동 보장한다. 다만 CXL의 일관성은 비대칭(asymmetric)이라는 점에 실무적 함의가 있다. 호스트가 일관성의 "주인(home)" 역할을 하고 장치는 이를 따르는 구조여서, 장치 설계의 복잡도를 낮추고 다양한 벤더의 상호운용을 쉽게 한다. 반면 NVIDIA의 NVLink는 GPU 간 대칭적 고대역 연결에 특화되어 AI 학습 클러스터 내부에서 압도적 대역폭을 제공하지만 독점 생태계라는 한계가 있다. 따라서 실제 AI 데이터센터에서는 GPU 간은 NVLink, 메모리 확장·풀링은 CXL이라는 상호보완적 조합이 현실적으로 자리 잡고 있다.

또 하나 유의할 점은 CXL과 PCIe가 경쟁이 아니라 포함 관계에 가깝다는 사실이다. CXL은 PCIe를 대체하지 않고 그 위에 일관성 계층을 선택적으로 얹은 것이므로, 같은 슬롯이 상황에 따라 PCIe 장치(NVMe SSD, 범용 NIC)와 CXL 장치(메모리 확장) 양쪽을 모두 수용한다. 이는 데이터센터 운영자가 슬롯 자원을 유연하게 재배치할 수 있게 해 투자 위험을 낮춘다. 반대로 NVLink나 사유 소켓 인터커넥트는 전용 배선과 특정 벤더 실리콘을 요구하므로, 유연성 측면에서 CXL의 개방 표준이 장기적으로 유리하다고 평가된다.

NUMA와의 비교도 중요하다. 전통적 UPI/QPI 기반 다중소켓 NUMA는 소켓 수가 2~8개로 제한되고 CPU 벤더에 종속되지만, CXL은 스위치·패브릭을 통해 훨씬 유연하게 메모리 계층을 확장한다. 실제로 리눅스 커널은 CXL 메모리를 추가 NUMA 노드로 노출하고, tiering 메커니즘으로 뜨거운(hot) 페이지는 로컬 DDR에, 차가운(cold) 페이지는 CXL 메모리로 자동 이동시켜 지연 손실을 최소화한다.

5. 심화: AI 데이터센터에서의 실무 적용과 최신 동향

CXL이 가장 주목받는 영역은 대규모 AI 인프라다. LLM(대규모 언어모델) 추론·학습은 수백 GB수 TB의 파라미터와 KV 캐시를 요구하는데, HBM(고대역 초고속 메모리)은 대역폭은 탁월하나 용량과 가격의 한계가 뚜렷하다. 여기서 CXL은 HBM을 대체하는 것이 아니라 메모리 계층의 하단을 확장하는 역할을 맡는다. 즉 GPU의 HBM(1계층) → CPU의 로컬 DDR(2계층) → CXL 확장 메모리(3계층)로 이어지는 계층 구조에서, 자주 쓰지 않는 파라미터나 긴 컨텍스트의 KV 캐시를 CXL 메모리에 오프로드(offload)함으로써 값비싼 HBM 용량 부족을 보완한다. 실제 삼성전자·SK하이닉스는 CXL 기반 메모리 확장 모듈(CMM-D 등)을 출시하며 수백 GBTB급 용량을 PCIe 슬롯 폼팩터로 제공하고 있다.

데이터베이스·분석 영역에서도 적용 사례가 확산되고 있다. 인메모리 데이터베이스나 대규모 OLAP(온라인 분석처리) 엔진은 작업세트가 로컬 DRAM을 초과하면 디스크로 스필(spill)하면서 성능이 급락하는데, CXL 확장 메모리를 버퍼풀의 2차 계층으로 두면 디스크 스필을 늦춰 처리량을 안정적으로 유지할 수 있다. 수 마이크로초대의 디스크·네트워크 접근과 비교하면 수백 나노초대의 CXL 메모리는 두 자릿수 이상 빠르므로, 용량과 지연 사이의 "중간 계층"을 효과적으로 메운다.

메모리 반도체 산업 관점에서 CXL은 전략적 전환점이다. 메모리 벤더는 그간 DDR 규격이라는 범용 부품 경쟁에 머물렀으나, CXL은 컨트롤러·펌웨어·보안 기능이 결합된 고부가 메모리 솔루션으로 사업 영역을 넓힐 기회를 제공한다. 2024~2026년 현재 CXL은 아직 초기 상용화 단계로, 인텔 사파이어 래피즈/에메랄드 래피즈, AMD 제노아 등 CXL 1.1/2.0을 지원하는 서버 CPU가 보급되면서 Type 3 메모리 확장 중심으로 도입이 시작되고 있다. 풀링·공유를 본격 활용하려면 CXL 2.0/3.0 스위치 생태계와 패브릭 매니저 소프트웨어의 성숙이 전제되므로, 완전한 자원 분리 데이터센터의 실현은 점진적으로 전개될 전망이다.

구체적 수치로 보면 그 효과가 더 분명해진다. 700억~~1750억 파라미터급 LLM을 FP16으로 서비스하면 가중치만 140~~350GB에 이르고, 다중 사용자 추론 시 KV 캐시가 수십~~수백 GB를 추가로 점유한다. GPU 한 장의 HBM이 80~~192GB 수준인 현실에서, CXL로 CPU 측에 수 TB의 확장 메모리를 붙여 모델 샤딩·캐시 오프로드에 활용하면 GPU 증설 없이도 더 긴 컨텍스트와 더 많은 동시 사용자를 수용할 수 있다. 이는 "GPU는 연산, CXL은 용량"이라는 분업을 통해 값비싼 가속기의 활용률을 끌어올리는 전형적 설계 패턴이다.

보안 측면의 진화도 주목할 만하다. 메모리가 여러 호스트에 공유·이동되면 한 테넌트의 데이터가 다른 테넌트에 노출될 위험이 커진다. 이에 CXL 3.1은 CXL IDE(Integrity and Data Encryption)와 TEE(신뢰 실행 환경) 연계를 강화해 링크 상의 데이터 암호화·무결성 보장과 테넌트 격리를 지원한다. 이는 멀티테넌트 클라우드에서 CXL 풀링을 안전하게 쓰기 위한 필수 전제이며, 제로 트러스트 원칙을 메모리 패브릭 계층까지 확장한 사례로 볼 수 있다.

6. 고려사항 및 시사점

기술사 관점에서 CXL 도입을 검토할 때는 다음 사항을 종합적으로 판단해야 한다.

지연-용량 트레이드오프의 설계: CXL 메모리는 로컬 DDR보다 접근 지연이 약 2배 높으므로, 지연 민감 워크로드(OLTP, 실시간 거래)에는 부적합하고 대역폭·용량 중심의 인메모리 분석, AI 추론 KV 캐시, 데이터베이스 버퍼풀 확장 등에 선별 적용해야 한다. 메모리 계층화(tiering) 정책과 핫/콜드 페이지 분류 알고리즘의 품질이 실효 성능을 좌우한다.
생태계 성숙도와 점진적 전환 전략: CXL 2.0/3.0 스위치·패브릭 매니저가 아직 초기 단계이므로, 당장은 Type 3 메모리 확장으로 용량 병목을 해소하고, 풀링·공유는 PoC(개념검증)를 거쳐 단계적으로 확대하는 로드맵이 현실적이다. 특정 벤더 종속을 피하려면 개방 표준 준수와 상호운용성 검증을 조달 기준에 포함해야 한다.
TCO·지속가능성 관점의 경제성 분석: 메모리 풀링은 고착 메모리를 줄여 설치량과 전력을 동시에 절감하므로, 자본비용(CapEx)뿐 아니라 운영비용(OpEx)과 탄소배출(ESG) 관점에서 투자 타당성을 정량화해야 한다. 다만 스위치·컨트롤러 추가 비용과 소프트웨어 운영 복잡도를 함께 반영한 총비용 분석이 필요하다.
보안·격리와 운영 거버넌스: 멀티테넌트 환경에서 메모리 공유는 측면채널·데이터 잔존 위험을 수반하므로 CXL IDE·TEE 기반 암호화와 메모리 소거(sanitization) 정책을 의무화하고, 패브릭 매니저의 권한·접근통제를 제로 트러스트 원칙으로 설계해야 한다. 장애 시 공유 메모리가 다수 호스트에 미치는 영향 범위(blast radius)를 평가한 가용성 설계도 병행되어야 한다.
연계 기술과의 통합: CXL은 단독으로 가치를 내기보다 HBM·NVLink·RDMA·쿠버네티스 자원 스케줄링 등과 결합될 때 효과가 극대화된다. 특히 AI 인프라에서는 HBM(대역폭)–CXL(용량)–NVLink(GPU 간)의 역할 분담을 명확히 한 메모리·연결 아키텍처 청사진을 선제적으로 수립하는 것이 바람직하다.
운영체제·소프트웨어 스택 준비: CXL의 가치는 하드웨어만으로 실현되지 않으며, 메모리 계층화·핫페이지 승격(promotion)·NUMA 밸런싱을 지원하는 커널 버전과, 패브릭 매니저·오케스트레이션 소프트웨어가 함께 갖춰져야 한다. 따라서 도입 로드맵에는 하드웨어 조달뿐 아니라 운영체제 업그레이드, 관측(observability) 체계 확보, 운영 인력의 역량 확보까지 포함한 종합 계획이 필요하다.

참고자료

CXL Consortium, "Compute Express Link 3.1 Specification Release" (2023.11), https://jotup.co/node/2659156
Design & Reuse, "CXL 3.1: What's Next for CXL-based Memory in the Data Center", https://www.design-reuse.com/blog/55790-cxl-3-1-what-s-next-for-cxl-based-memory-in-the-data-center/
SNIA, "CXL Expanded Capabilities" (CMSS23), https://www.snia.org/sites/default/files/cmss/2023/SNIA-CMSS23-Rudoff-CXL-Expanded-Capabilities.pdf

한 줄 요약: CXL은 PCIe 물리계층 위에서 캐시 일관성을 더해 CPU·가속기·메모리를 하나의 주소공간처럼 연결하는 개방형 표준으로, CXL.io·cache·mem 세 프로토콜과 Type 1~3 장치를 통해 메모리 확장·풀링·공유를 실현하며 AI 데이터센터의 고착 메모리 문제와 용량 병목을 해소하는 핵심 인프라 기술이다.