Chuẩn UCIe (Universal Chiplet Interconnect Express)
1. Tổng quan
Định nghĩa: UCIe (Universal Chiplet Interconnect Express) là một chuẩn kết nối die-to-die mở nhằm liên kết các die khác nhau bên trong một package duy nhất; nó quy định cấu trúc ba lớp gồm lớp vật lý, bộ chuyển đổi die-to-die và lớp giao thức, cùng các tùy chọn đóng gói tiêu chuẩn và nâng cao, để các chiplet từ các quy trình và nhà cung cấp khác nhau có thể được lắp ráp thành một hệ thống duy nhất.
Ngành bán dẫn từ lâu đã nâng hiệu năng bằng chiến lược SoC nguyên khối (monolithic) tích hợp mọi chức năng lên một die silicon duy nhất. Tuy nhiên, khi định luật Moore chạm đến giới hạn vật lý và kinh tế, chiến lược này gặp phải hai bức tường. Thứ nhất là bức tường năng suất (yield). Diện tích die càng lớn thì xác suất chứa dù chỉ một lỗi càng tăng theo cấp số nhân, nên một die diện tích lớn gần với giới hạn reticle (khoảng 800mm²) sẽ bị sụt giảm năng suất sản xuất rất mạnh. Thứ hai là bức tường chi phí quy trình. Khi đơn giá wafer của các quy trình tiên tiến dưới 3nm tăng vọt, việc chế tạo cả những khối ít hưởng lợi từ thu nhỏ như I/O hay analog bằng quy trình mới nhất là không hiệu quả về kinh tế.
Giải pháp cho vấn đề này là kiến trúc chiplet. Một SoC lớn được chia thành các die nhỏ theo đơn vị chức năng—tính toán, bộ nhớ, I/O—mỗi die được chế tạo riêng trên quy trình tối ưu của nó, rồi tái tích hợp vào một package (tích hợp dị thể, heterogeneous integration). Thế nhưng để chiến lược chiplet lan rộng thành một hệ sinh thái công nghiệp, kết nối nối die với die phải được chuẩn hóa. Nếu không, như với Infinity Fabric của AMD hay AIB của Intel, mỗi nhà cung cấp dùng một đặc tả riêng, các chiplet không thể trộn lẫn tự do, và hệ sinh thái mở "chiplet marketplace" không thể hình thành.
UCIe được khởi xướng để lấp đúng khoảng trống này, khi các công ty lớn gồm Intel, AMD, Arm, TSMC, Samsung, ASE, Google Cloud, Meta, Microsoft và Qualcomm thành lập một consortium vào tháng 3 năm 2022. Giống như PCIe và CXL đã trở thành chuẩn trên thực tế ở cấp bo mạch (chip-to-chip), UCIe hướng tới trở thành chuẩn ở cấp package (die-to-die). Giá trị cốt lõi của UCIe không nằm ở việc truyền tốc độ cao đơn thuần, mà ở chỗ cung cấp nền tảng của một hệ sinh thái mở nơi các chiplet từ các quy trình và nhà cung cấp khác nhau có thể tương tác (interoperability).
Nén gọn bối cảnh này, UCIe có thể ví như "USB và PCIe bên trong một package". Giống như các thiết bị ngoại vi trước đây có các đầu nối chuyên dụng khác nhau rồi hội tụ về USB, kích hoạt sự tăng trưởng bùng nổ của hệ sinh thái, việc hội tụ kết nối die-to-die về UCIe giúp các hãng thiết kế tập trung vào đổi mới chức năng thay vì phải tái phát minh kết nối mỗi lần. Đặc biệt khi quyền truy cập các quy trình tiên tiến tập trung ở một số ít foundry, việc tái sử dụng chiplet và kết nối chuẩn trở thành đòn bẩy thực tế để cắt giảm chi phí thiết kế và thời gian ra thị trường (TTM).
2. Cấu trúc phân lớp của UCIe và các thành phần cốt lõi
Giống PCIe, UCIe áp dụng kiến trúc phân lớp (layered). Bằng việc tách rõ từng lớp, lớp vật lý bên dưới có thể được tái sử dụng ngay cả khi giao thức bên trên thay đổi, và ngược lại giao thức bên trên không bị ảnh hưởng khi lớp vật lý (đóng gói) thay đổi—đạt được sự phân tách mối quan tâm (separation of concerns). Cấu trúc tổng thể như sau.
graph TB
subgraph Die_A["Chiplet A"]
PA["Lop giao thuc(PCIe/CXL/Streaming)"]
AA["Bo chuyen doi die-to-die(CRC·truyen lai·trang thai link)"]
PHA["Lop vat ly(Logical PHY·AFE dien)"]
end
subgraph Die_B["Chiplet B"]
PHB["Lop vat ly(Logical PHY·AFE dien)"]
AB["Bo chuyen doi die-to-die(CRC·truyen lai·trang thai link)"]
PB["Lop giao thuc(PCIe/CXL/Streaming)"]
end
PA -->|FDI| AA
AA -->|RDI| PHA
PHA <-->|"Link vat ly die-to-die(mainband+sideband)"| PHB
PHB -->|RDI| AB
AB -->|FDI| PB
A. Lớp giao thức (Protocol Layer). Là lớp trên cùng, nó quy định ý nghĩa của dữ liệu cần truyền. UCIe hỗ trợ ba ánh xạ. PCIe được dùng rộng rãi và CXL cung cấp tính nhất quán cache (cache coherency) có thể được đặt lên nguyên trạng, cho phép tái sử dụng phần mềm và tài sản IP hiện có. Nó cũng cung cấp một chế độ Streaming (Raw) chuyên chở dữ liệu thô mà không bị ràng buộc vào một giao thức cụ thể, thích ứng được với các giao thức tùy biến hoặc lưu lượng chuyên dụng giữa các bộ tăng tốc AI. Việc để ngỏ rộng rãi các lựa chọn giao thức phản ánh ý đồ thiết kế bao phủ các ứng dụng từ PC đa dụng đến bộ tăng tốc trung tâm dữ liệu dưới một chuẩn.
B. Bộ chuyển đổi die-to-die (Die-to-Die Adapter). Nằm giữa lớp giao thức và lớp vật lý, đây là khối cốt lõi chịu trách nhiệm về độ tin cậy của link (reliability). Nó gắn CRC để phát hiện lỗi, thực hiện truyền lại (retry/replay) khi có lỗi, và xử lý quản lý trạng thái link (link state management) cùng quản lý công suất. Nó cũng thực hiện thương lượng tham số (parameter negotiation), trong đó hai die trao đổi năng lực của mình (tốc độ, độ rộng, giao thức được hỗ trợ), và phân xử (arbitration) khi nhiều giao thức dùng chung một link. Vì bộ chuyển đổi kết nối lên trên qua FDI (Flit-aware Die-to-Die Interface) và xuống dưới qua RDI (Raw Die-to-Die Interface), nó có thể được tái sử dụng nguyên trạng ngay cả khi cấu hình lớp vật lý khác đi.
C. Lớp vật lý (Physical Layer). Là lớp thấp nhất xử lý tín hiệu điện thực tế, nó lại được chia thành PHY luận lý (Logical PHY) và AFE điện (Analog Front-End). PHY luận lý thực hiện khởi tạo và huấn luyện link (training), phục hồi lane và quản lý sideband, còn AFE điện xử lý các driver phát/thu và chuyển tiếp xung nhịp (clock forwarding). Một link vật lý UCIe gồm một mainband chuyên chở dữ liệu thực và một sideband tốc độ thấp chuyên trách trao đổi tham số, truy cập thanh ghi và quản lý. Nhờ tách riêng sideband, mainband có thể tập trung thuần túy vào truyền dữ liệu, nâng cao hiệu suất băng thông.
| Lớp | Chức năng cốt lõi | Giao diện trên/dưới | Ví von (PCIe) |
|---|---|---|---|
| Lớp giao thức | Ánh xạ PCIe/CXL/Streaming, quy định ý nghĩa dữ liệu | Trên: IP thiết bị | Lớp transaction |
| Bộ chuyển đổi die-to-die | CRC·truyền lại, trạng thái link, thương lượng tham số, phân xử | FDI(trên)·RDI(dưới) | Lớp data link |
| Lớp vật lý | Huấn luyện link, tín hiệu điện, chuyển tiếp xung nhịp, sideband | RDI(trên) | Lớp vật lý |
D. Ý nghĩa của các giao diện chuẩn (FDI·RDI). FDI và RDI mà UCIe định nghĩa làm ranh giới giữa các lớp không phải là các bó tín hiệu nội bộ đơn thuần mà là cơ chế then chốt cho tính mô-đun của IP. FDI (Flit-aware Die-to-Die Interface) là giao diện nhận biết flit giữa lớp giao thức và bộ chuyển đổi, còn RDI (Raw Die-to-Die Interface) là giao diện giữa bộ chuyển đổi và lớp vật lý. Vì các ranh giới này được chuẩn hóa, PHY IP và giao thức IP do các nhà cung cấp khác nhau tạo ra có thể được kết hợp như các khối xây dựng. Ví dụ, một hãng thiết kế có thể đặt bộ chuyển đổi và khối giao thức tự phát triển lên trên một UCIe PHY đã được kiểm chứng do foundry cung cấp. Điều này tạo nền tảng để hệ sinh thái chiplet được tái sử dụng và giao dịch không chỉ ở cấp die mà còn ở cấp khối IP.
3. Các tùy chọn đóng gói và hiện thực vật lý
Lý do quyết định để UCIe có thể tự xưng là "Universal" là nó hỗ trợ hai tùy chọn đóng gói với yêu cầu chi phí và hiệu năng rất khác nhau trên cùng một giao thức và bộ chuyển đổi. Nhà thiết kế chọn kiểu đóng gói để phù hợp mục tiêu băng thông, công suất và chi phí của ứng dụng trong khi vẫn giữ nguyên các lớp bên trên. Luồng thiết lập link điển hình như sau.
flowchart LR
S["Bat dau thiet ke chiplet"] --> C{"Muc tieu bang thong·chi phi?"}
C -->|"Uu tien chi phi·khoang cach"| STD["Package tieu chuan(2D de huu co)"]
C -->|"Uu tien hieu nang·mat do"| ADV["Package nang cao(2.5D/3D interposer)"]
STD --> T["Huan luyen link·thuong luong tham so(sideband)"]
ADV --> T
T --> O["Bat dau truyen du lieu mainband"]
O --> M["Phat hien loi·truyen lai·quan ly cong suat luc chay"]
A. Package tiêu chuẩn (Standard Package). Các die được đặt 2D trên một đế hữu cơ (organic substrate) thông thường và nối với nhau bằng dây dẫn. Bước bump (bump pitch) tương đối thưa ở khoảng 100–130µm, nhưng có thể kết nối trên khoảng cách tương đối dài tới khoảng 25mm và có chi phí chế tạo thấp. Hiệu suất công suất được báo cáo khoảng 0,5pJ/bit. Nó phù hợp với các ứng dụng nhạy cảm về chi phí hoặc cần kết nối khoảng cách dài.
B. Package nâng cao (Advanced Package). Nó dùng tích hợp 2.5D/3D như silicon interposer hoặc silicon bridge (ví dụ EMIB). Thu hẹp bước bump xuống khoảng 25–55µm cho phép nhiều dây hơn nhiều đi qua một đơn vị diện tích, nên mật độ băng thông theo diện tích (areal bandwidth density) cao hơn vài đến vài chục lần so với package tiêu chuẩn. Đổi lại, khoảng cách kết nối ngắn khoảng 2mm và chi phí chế tạo cao. Hiệu suất công suất tốt hơn ở khoảng 0,25pJ/bit. Nó được dùng trong các ứng dụng đòi hỏi băng thông cực lớn, như tích hợp HBM hoặc bộ tăng tốc AI.
Một nguyên lý quan trọng ở đây là mật độ băng thông tỷ lệ nghịch với bình phương của bước bump. Giảm bước đi một hệ số x làm tăng số dây trên một đơn vị diện tích lên x² lần, nên băng thông theo diện tích tăng theo 1/x². Ví dụ, giảm một nửa bước từ 100µm xuống 50µm về lý thuyết làm mật độ băng thông theo diện tích tăng gấp bốn. Đây là lý do các chip AI tiên tiến chọn đóng gói nâng cao bất chấp chi phí. Trên thực tế, mật độ băng thông theo diện tích của các package nâng cao được báo cáo đạt mức từ vài trăm đến 1.000 GB/s/mm².
Các con số về hiệu suất công suất cũng liên quan trực tiếp đến quyết định thiết kế. Chênh lệch giữa 0,5pJ/bit và 0,25pJ/bit là 2 lần trên mỗi bit, trong một bộ tăng tốc AI chuyên chở hàng chục TB/s lưu lượng die-to-die, nó được khuếch đại thành chênh lệch vài watt (W) trong tổng công suất package. Tức là đóng gói nâng cao hạ thấp không chỉ mật độ mà cả "năng lượng để di chuyển một bit", giảm nhẹ nút thắt công suất của các bộ tăng tốc hiện đại nơi di chuyển dữ liệu tiêu thụ nhiều điện hơn tính toán. Ngược lại, package tiêu chuẩn, dù năng lượng trên mỗi bit có hơi cao hơn, có thể đặt nhiều chiplet trên một diện tích rộng trên đế hữu cơ rẻ tiền, mang lại lợi thế về mật độ tích hợp trên chi phí. Như vậy, UCIe được thiết kế để thích ứng cả hai mục tiêu đối lập "tối ưu hiệu năng/công suất" và "tối ưu chi phí/diện tích" trên một giao thức duy nhất.
| Hạng mục | Package tiêu chuẩn | Package nâng cao |
|---|---|---|
| Phương thức tích hợp | Đế hữu cơ 2D | Interposer·bridge 2.5D/3D |
| Bước bump | 100–130µm | 25–55µm |
| Khoảng cách (reach) | ~25mm (dài) | ~2mm (ngắn) |
| Hiệu suất công suất | ~0,5pJ/bit | ~0,25pJ/bit |
| Mật độ băng thông | tương đối thấp | cao hơn vài đến vài chục lần |
| Chi phí | thấp | cao |
Độ trễ (latency) đặt mục tiêu dưới 2ns cho cả hai package, được thiết kế để giao tiếp die-to-die trông như thể bên trong cùng một die. Tốc độ dữ liệu hỗ trợ tới 32GT/s mỗi lane trong các đặc tả 1.0/1.1 ban đầu.
4. So sánh với các kết nối tương tự
Để hiểu vị thế của UCIe, cần so sánh nó với các kết nối có phạm vi kết nối (scope) khác nhau. Người ta thường đặt UCIe, CXL và NVLink cạnh nhau, nhưng chúng là các công nghệ bổ sung ở các lớp khác nhau chứ không phải đối thủ. Nguyên nhân gốc rễ của khác biệt nằm ở phạm vi kết nối—"kết nối cái gì với cái gì".
CXL là một kết nối nhất quán cache chip-to-chip (ngoài package) hoạt động trên lớp vật lý PCIe, liên kết CPU, bộ nhớ và bộ tăng tốc một cách nhất quán ở cấp bo mạch. Ngược lại, UCIe là một kết nối ngắn hơn, dày đặc hơn nối die với die bên trong một package. Điều thú vị là UCIe có thể chuyên chở CXL nguyên trạng ở lớp giao thức. Tức là, như "CXL over UCIe", UCIe có thể đóng vai trò vật mang vật lý die-to-die cho CXL, nên cả hai kết hợp theo chiều dọc. NVLink và UALink là các fabric tăng tốc mở rộng theo chiều lên (scale-up) nhiều bộ tăng tốc tới cấp node/rack, bao phủ phạm vi rộng hơn nhiều so với UCIe.
| Công nghệ | Phạm vi kết nối | Dụng chính | Nhất quán | Quan hệ với UCIe |
|---|---|---|---|---|
| UCIe | Die-to-die (trong package) | Lắp ráp chiplet | Phụ thuộc giao thức | Chuẩn này |
| CXL | Chip-to-chip (bo mạch) | Gom bộ nhớ·bộ tăng tốc | Có | Có thể ánh xạ lên UCIe |
| PCIe | Giữa chip·bo mạch | I/O đa dụng | Không | Có thể ánh xạ lên UCIe |
| UALink/NVLink | Node·rack (scale-up) | Fabric bộ tăng tốc | Có | Lớp mở rộng bên trên |
| AIB/BoW | Die-to-die | Chiplet (độc quyền·chuẩn khác) | Không | Chuẩn cạnh tranh·thay thế |
Ngay trước UCIe đã có các đặc tả die-to-die như AIB của Intel và BoW (Bunch of Wires) của OCP. Nhưng chúng nghiêng về các nhà cung cấp hoặc hệ sinh thái cụ thể, hạn chế khả năng tương tác đa dụng. Với tính tương thích PCIe/CXL và sự tham gia rộng rãi của ngành làm vũ khí, UCIe đang chiếm lĩnh trước vị trí chuẩn trên thực tế (de facto standard) cho kết nối die-to-die—đây là hàm ý thực tiễn của nó.
5. Chuyên sâu: Sự tiến hóa của chuẩn và chiplet marketplace
UCIe đang tiến hóa nhanh. Các cột mốc đặc tả chính được tóm tắt dưới đây.
| Phiên bản | Thời điểm công bố | Nội dung cốt lõi |
|---|---|---|
| 1.0 | Tháng 3/2022 | Đặc tả đầu tiên, 3 lớp·package tiêu chuẩn/nâng cao, tới 32GT/s mỗi lane |
| 1.1 | 2023 | Tăng cường các ca sử dụng độ tin cậy (ô tô, v.v.), cải thiện xử lý lỗi |
| 2.0 | Tháng 8/2024 | Thêm hỗ trợ quản lý (DFx)·kiến trúc hệ thống·đóng gói 3D |
| 3.0 | Tháng 8/2025 (theo tin) | Tốc độ phẳng tăng gấp đôi lên 64GT/s, mở rộng bước nhỏ 3D |
Sau đặc tả 1.0 vào tháng 3/2022 và qua 1.1, đặc tả UCIe 2.0 được công bố vào tháng 8/2024. Các bổ sung cốt lõi của 2.0 là ① tính năng quản lý (manageability), chuẩn hóa giám sát trạng thái, gỡ lỗi và kiểm thử (DFx) theo từng die để dễ vận hành và chẩn đoán các hệ thống phức tạp gồm nhiều chiplet; ② tăng cường các định nghĩa kiến trúc hệ thống; và ③ thêm hỗ trợ đóng gói 3D, nâng cao hơn nữa mật độ băng thông và hiệu suất công suất trong các cấu trúc xếp chồng die theo chiều dọc. 2.0 duy trì tương thích ngược (backward compatible) với 1.0 và 1.1.
Tiếp theo, đặc tả UCIe 3.0 được cho là đã công bố vào tháng 8/2025. Theo các bản tin, 3.0 tăng gấp đôi tốc độ dữ liệu phẳng (planar) từ 32GT/s của 2.0 lên 64GT/s và bao gồm hướng thu hẹp bước bump xuống vài µm hoặc thấp hơn trong biến thể 3D (dù các con số chi tiết cần được xác nhận với đặc tả chính thức của consortium). Nhịp tăng gấp đôi băng thông theo chu kỳ 2 lần này cho thấy một mô hình phát triển tương tự quỹ đạo tăng gấp đôi tốc độ truyền mỗi thế hệ của PCIe.
Mục tiêu tối thượng của chuẩn hóa là hiện thực hóa chiplet marketplace. Một khi UCIe thống nhất lớp vật lý và giao thức, một hệ sinh thái trở nên khả thi trong đó người ta mua chiplet tính toán của công ty A, chiplet I/O của công ty B và HBM của công ty C như các linh kiện và lắp ráp chúng vào một package duy nhất. Đây là một sự chuyển dịch mô hình biến thiết kế chip từ "tích hợp nguyên khối" sang "lắp ráp kiểu Lego". Các lĩnh vực ứng dụng tiêu biểu như sau.
- Bộ tăng tốc AI/HPC: Tích hợp một die tính toán (quy trình tiên tiến) + HBM + die I/O trong một package nâng cao tối đa hóa đồng thời băng thông bộ nhớ và mật độ tính toán. Vì năng lượng di chuyển dữ liệu chi phối tổng công suất, một link pJ/bit thấp là mang tính quyết định.
- CPU trung tâm dữ liệu/SoC máy chủ: Một chiến lược hỗn hợp tách bộ điều khiển I/O và bộ nhớ thành các chiplet quy trình cũ hơn để hạ chi phí, trong khi chỉ chế tạo các lõi tính toán trên quy trình tiên tiến.
- SoC lái tự động/ô tô: Trong lĩnh vực mà an toàn chức năng (ASIL) và khả năng mở rộng quan trọng, các tính năng độ tin cậy được tăng cường trong 1.1 và việc tái sử dụng chiplet cấu thành hiệu quả các dòng sản phẩm ở nhiều cấp độ khác nhau.
Samsung và SK hynix của Hàn Quốc cũng đang ứng phó với xu hướng này dựa trên việc tham gia consortium và năng lực đóng gói nâng cao (ví dụ Samsung I-Cube, HBM của SK hynix).
6. Điểm cần cân nhắc và hàm ý
UCIe là một công nghệ chuẩn hóa kết nối die-to-die, nhưng việc áp dụng nó rốt cuộc được quyết định cùng với chi phí, năng suất, công suất và độ trưởng thành của hệ sinh thái của toàn bộ chiến lược chiplet. Từ góc nhìn của Kỹ sư chuyên nghiệp, cần phán đoán toàn diện những điều sau khi xem xét áp dụng UCIe và chiến lược chiplet.
Chiến lược áp dụng (lựa chọn đóng gói). Đóng gói nâng cao không phải là đáp án cho mọi ứng dụng. Điểm then chốt là áp dụng phân hóa—chọn package nâng cao cho các bộ tăng tốc AI và tích hợp HBM nơi băng thông là sống còn, và package tiêu chuẩn cho các SoC đa dụng nơi chi phí và kết nối khoảng cách dài quan trọng. Một thế mạnh của UCIe là lựa chọn này có thể được thực hiện tương đối tự do vì nó dùng chung các lớp bên trên.
Đánh đổi (KGD và kiểm thử). Thành bại của chiến lược chiplet xoay quanh việc bảo đảm die tốt (KGD, Known Good Die). Vì tích hợp nhiều chiplet và phát hiện dù chỉ một cái lỗi sẽ loại bỏ cả package, cơ cấu chi phí bị chi phối bởi kiểm thử từng die trước khi tích hợp và bởi chẩn đoán sau tích hợp qua các tính năng quản lý/DFx mà UCIe 2.0 đã tăng cường. Năng suất lắp ráp và chiến lược sửa chữa (repair) phải được thiết kế cùng nhau.
Triển vọng (phụ thuộc hệ sinh thái và độ trưởng thành của chuẩn). Ngay cả một chuẩn mở cũng cần chứng nhận tương thích (compliance) và một hệ sinh thái IP trưởng thành để tương tác thực sự. Các ca minh chứng trộn chiplet đa nhà cung cấp còn hạn chế, nên phân chia chiplet trong một nhà cung cấp duy nhất nhiều khả năng vẫn là chủ đạo hiện nay. Các quyết định đầu tư trung-dài hạn phải cân nhắc tương thích ngược giữa các phiên bản chuẩn và lộ trình (2.0→3.0).
Công nghệ liên đới (bảo mật·nhiệt·phương pháp luận thiết kế). Một link die-to-die có thể trở thành bề mặt tấn công mới, nên thiết kế bảo mật phần cứng như tính toàn vẹn và xác thực cho các kênh sideband/quản lý phải được tiến hành song song. Ngoài ra, tích hợp các die trong không gian chật hẹp làm tăng mạnh mật độ nhiệt, nên thiết kế nhiệt (TIM·làm mát) ràng buộc hiệu năng, và một phương pháp luận thiết kế kiến trúc SoC đặt trên tiền đề phân chia chiplet (phân vùng·floorplanning) cùng hỗ trợ công cụ EDA là những điều kiện tiên quyết thiết yếu.
Hệ thống kiểm chứng·tương thích. Tiền đề của tương tác đa nhà cung cấp là kiểm thử tuân thủ nghiêm ngặt. Lập kế hoạch ngay từ giai đoạn thiết kế sớm một chương trình tuân thủ kiểm chứng chéo các đặc tả điện (eye diagram·jitter) và hành vi giao thức, cùng truy cập kiểm thử (DFx dựa trên sideband) để bảo đảm KGD trước tích hợp, có thể giảm chi phí làm lại ở công đoạn sau.
Góc nhìn công nghiệp trong nước. Đối với các doanh nghiệp trong nước có sức cạnh tranh về bộ nhớ (HBM) và đóng gói nâng cao, việc chuẩn hóa UCIe vừa là cơ hội vừa là thách thức. Bảo đảm quyền dẫn dắt chuẩn, nội địa hóa quy trình đóng gói, và xây dựng khung hợp tác theo chiều dọc giữa foundry-đóng gói-thiết kế nổi lên như các nhiệm vụ chiến lược.
Tài liệu tham khảo
- UCIe Consortium Releases 2.0 Specification (Business Wire, 2024): https://www.businesswire.com/news/home/20240806155624/en/UCIe-Consortium-Releases-2.0-Specification-Supporting-Manageability-System-Architecture-and-3D-Packaging
- UCIe (Wikipedia): https://en.wikipedia.org/wiki/UCIe
- What Is UCIe? (Semiconductor Engineering): https://semiengineering.com/what-is-ucie/
- Universal Chiplet Interconnect Express (UCIe) overview (OpenFabrics, D. Das Sharma): https://www.openfabrics.org/wp-content/uploads/2023-workshop/2023-workshop-presentations/day-2/201_DDasSharma.pdf
Tóm tắt một câu: UCIe là một chuẩn kết nối die-to-die mở, thông qua cấu trúc ba lớp gồm lớp vật lý, bộ chuyển đổi die-to-die và lớp giao thức cùng đóng gói tiêu chuẩn/nâng cao, cho phép các chiplet từ các quy trình và nhà cung cấp khác nhau tương tác và được lắp ráp vào một package duy nhất.