Truy cập bộ nhớ không đồng nhất (NUMA, Non-Uniform Memory Access)

1. Tổng quan

A. Định nghĩa

NUMA (Non-Uniform Memory Access, truy cập bộ nhớ không đồng nhất) là kiến trúc đa xử lý bộ nhớ dùng chung, trong đó nhiều bộ xử lý (socket) và bộ nhớ được gom thành nhiều node, mỗi bộ xử lý truy cập nhanh bộ nhớ cục bộ (local memory) gần mình về mặt vật lý, còn bộ nhớ từ xa (remote memory) thuộc node khác thì truy cập tương đối chậm hơn thông qua mạng liên kết (interconnect).

Ý tưởng cốt lõi của NUMA là từ bỏ lý tưởng "mọi CPU truy cập mọi bộ nhớ trong cùng một thời gian" để đổi lấy khả năng mở rộng (scalability) của hệ thống. Trong UMA (Uniform Memory Access) truyền thống hay đa xử lý đối xứng (SMP), mọi bộ xử lý dùng chung một bus chung và một vùng bộ nhớ duy nhất, nên dù CPU nào đọc địa chỉ nào thì độ trễ truy cập đều như nhau. Điều này làm mô hình lập trình đơn giản, nhưng khi số bộ xử lý tăng, bus dùng chung trở thành nút thắt và vượt quá 4~8 socket thì hiệu quả mở rộng giảm mạnh.

NUMA giải quyết nút thắt này bằng cách "phân tán bộ nhớ đặt cạnh CPU". Khi gắn cho mỗi socket bộ điều khiển bộ nhớ và DRAM cục bộ riêng, phần lớn truy cập được xử lý cục bộ và tranh chấp bus dùng chung biến mất. Đổi lại, khi đọc bộ nhớ của node khác thì phải đi qua một hai bước nhảy (hop) trên liên kết giữa các socket (ví dụ: Intel UPI, AMD Infinity Fabric), nên độ trễ tăng và băng thông giảm. Nói cách khác, bản chất đúng như tên gọi là "thời gian truy cập bộ nhớ khác nhau tùy vị trí vật lý của dữ liệu", và phần mềm phải nhận biết sự bất đối xứng này để tối ưu bố trí dữ liệu và luồng thì mới khai thác trọn vẹn hiệu năng.

Một điểm cần lưu ý là NUMA của các máy chủ thương mại ngày nay hầu hết là ccNUMA (cache-coherent NUMA), trong đó phần cứng bảo đảm tính nhất quán bộ đệm (cache coherence). Lập trình viên vẫn thấy một không gian địa chỉ toàn cục duy nhất, và bộ nhớ từ xa cũng được truy cập trong suốt chỉ bằng một con trỏ. NUMA không phải vấn đề tính đúng đắn mà là vấn đề hiệu năng; bố trí sai chỉ làm chậm chứ không làm sai — đây là điểm khác biệt quyết định so với bộ nhớ phân tán (MPI...).

B. Bối cảnh ra đời và sự cần thiết

Khi thời đại đa nhân, đa socket mở ra, năng lực tính toán của bộ xử lý tăng tỷ lệ với số nhân, nhưng hệ thống con bộ nhớ không theo kịp tốc độ đó. SMP bus đơn buộc mọi nhân tranh nhau một kênh bộ nhớ, nên khi số nhân tăng lên 16, 32 thì băng thông bộ nhớ lập tức trở thành trần giới hạn, làm trầm trọng thêm cái gọi là bức tường bộ nhớ (Memory Wall) và tranh chấp bus. Các cơ sở dữ liệu in-memory quy mô lớn, hợp nhất ảo hóa và mô phỏng HPC mà trung tâm dữ liệu đòi hỏi cần đặt hàng trăm GB đến vài TB bộ nhớ cùng hàng chục nhân trong một node, điều mà cấu trúc bus đơn không thể đáp ứng.

NUMA ra đời một cách tự nhiên từ nhu cầu đó. Bằng cách tích hợp bộ điều khiển bộ nhớ vào trong die CPU (IMC, Integrated Memory Controller) và cấp cho mỗi socket các kênh bộ nhớ độc lập, băng thông bộ nhớ của toàn hệ thống được mở rộng tuyến tính tỷ lệ với số socket. Ví dụ, máy chủ 2 socket với mỗi socket có 8 kênh DDR5 có thể cung cấp trên 300GB/s mỗi node, tổng cộng vượt 600GB/s — con số không thể đạt được với bus đơn. Ngày nay máy chủ x86 (Intel Xeon, AMD EPYC) và các máy chủ ARM lớn trên thực tế đều là NUMA, và việc tinh chỉnh có nhận biết NUMA đã trở thành kỹ năng cơ bản của kỹ thuật hiệu năng trên các instance đám mây lớn, DBMS quan hệ/in-memory và máy chủ ảo hóa.

2. Cấu trúc tổng thể và các thành phần

Cấu trúc tổng thể của hệ thống NUMA có thể hiểu là lấy "node = bộ xử lý + bộ nhớ cục bộ + bộ điều khiển bộ nhớ" làm đơn vị cơ bản và gắn kết các node này bằng mạng liên kết tốc độ cao. Sơ đồ cấu trúc dưới đây cho thấy bố trí phần cứng của một máy chủ ccNUMA điển hình gồm 2 node.

flowchart TB
  subgraph N0["Node 0"]
    C0["Socket CPU 0<br/>(nhân, cache L1/L2/L3)"]
    MC0["Bộ điều khiển bộ nhớ<br/>tích hợp (IMC)"]
    M0[("DRAM cục bộ 0<br/>ví dụ: 256GB")]
    C0 --- MC0 --- M0
  end
  subgraph N1["Node 1"]
    C1["Socket CPU 1<br/>(nhân, cache L1/L2/L3)"]
    MC1["Bộ điều khiển bộ nhớ<br/>tích hợp (IMC)"]
    M1[("DRAM cục bộ 1<br/>ví dụ: 256GB")]
    C1 --- MC1 --- M1
  end
  C0 <== "Liên kết giữa các socket<br/>(UPI / Infinity Fabric)" ==> C1
  style N0 fill:#e8f0fe,stroke:#2f6fed,stroke-width:2px
  style N1 fill:#fef7e0,stroke:#f9ab00,stroke-width:2px

Node là ranh giới cơ bản để xác định tính cục bộ (locality) trong NUMA. Một node thường gồm một socket CPU cùng các kênh bộ nhớ và DRAM nối trực tiếp với socket đó, và hệ điều hành quản lý tài nguyên CPU và bộ nhớ theo đơn vị node này. Khi nhân của node 0 đọc DRAM của node 0 thì là truy cập cục bộ, còn đọc DRAM của node 1 thì là truy cập từ xa. Các bộ xử lý lớn gần đây còn dùng SNC (Sub-NUMA Clustering) hay cấu hình dựa trên chiplet để phơi bày die hoặc nhóm bộ điều khiển bộ nhớ trong một socket thành nhiều node con, nên việc thấy nhiều node NUMA hơn số socket vật lý cũng là chuyện thường gặp.

Mạng liên kết (interconnect) là đường dẫn cho truy cập từ xa giữa các node và lưu lượng nhất quán bộ đệm. Intel nối các socket bằng QPI trước đây rồi UPI (Ultra Path Interconnect), còn AMD dùng Infinity Fabric. Băng thông và số hop của liên kết này quyết định hiệu năng truy cập từ xa, và khi số node tăng như 4 socket, 8 socket thì khoảng cách giữa các node (có node nối trực tiếp, có node phải đi qua node trung gian) không đồng đều, cần đến khái niệm khoảng cách NUMA (NUMA distance). Linux cung cấp ma trận khoảng cách tương đối giữa các node (ví dụ: cục bộ 10, từ xa 21) qua numactl --hardware.

Bộ điều khiển bộ nhớ (IMC) là cốt lõi xác lập vật lý tính cục bộ của mỗi node. Khi bộ điều khiển bộ nhớ được tích hợp vào die CPU, sự bất đối xứng hình thành: DRAM của node mình được truy cập trực tiếp qua đường dây ngắn, còn DRAM của node khác phải đi qua liên kết. Giao thức nhất quán bộ đệm (họ MESI/MESIF/MOESI) bảo đảm các bản sao của cùng dữ liệu rải rác trong cache của nhiều node không mâu thuẫn nhau, duy trì cho lập trình viên ảo giác về một bộ nhớ dùng chung duy nhất.

Sơ đồ tuần tự dưới đây cho thấy khi một nhân truy cập một địa chỉ ảo cụ thể, đường đi và độ trễ rẽ nhánh thế nào tùy theo dữ liệu nằm ở node cục bộ hay node từ xa. Nhánh rẽ "cục bộ thì đi thẳng nhanh, từ xa thì vòng qua liên kết" này cô đọng mọi thứ về hiệu năng NUMA.

sequenceDiagram
  participant Core as Nhân node0
  participant L3 as Cache L3 (node0)
  participant MC0 as IMC (node0)
  participant IC as Liên kết (UPI/IF)
  participant MC1 as IMC (node1)
  Core->>L3: Tra cứu địa chỉ (cache hit?)
  alt Cache hit
    L3-->>Core: Trả dữ liệu ngay (vài ns)
  else Cache miss - bộ nhớ cục bộ
    L3->>MC0: Yêu cầu DRAM cục bộ
    MC0-->>Core: Trả dữ liệu (khoảng 90ns, cục bộ)
  else Cache miss - bộ nhớ từ xa
    L3->>IC: Chuyển yêu cầu đến node từ xa
    IC->>MC1: Yêu cầu DRAM node1
    MC1-->>IC: Chuyển dữ liệu
    IC-->>Core: Trả dữ liệu (khoảng 150ns, từ xa)
  end

A. Bất đối xứng hiệu năng giữa truy cập cục bộ và từ xa

Góc nhìn thực chất nhất để hiểu NUMA là sự khác biệt định lượng giữa cục bộ và từ xa. Truy cập cục bộ đến thẳng DRAM qua bộ điều khiển bộ nhớ, nhưng truy cập từ xa phải đi qua đường "yêu cầu → liên kết giữa socket → bộ điều khiển bộ nhớ node đối phương → DRAM → lại liên kết → node gốc" nên độ trễ cộng thêm. Theo số đo thực tế, thông thường độ trễ từ xa khoảng 1,5~~2,2 lần~~ so với cục bộ, và băng thông từ xa giảm xuống khoảng 5070% của cục bộ. Ví dụ, nếu truy cập cục bộ là 90ns thì từ xa có thể là 130~180ns.

Tác động của khác biệt này lên ứng dụng thực tế hoàn toàn không nhỏ. Trong DB in-memory quy mô lớn, nếu luồng liên tục truy cập buffer pool của node từ xa thay vì node của mình, mức tăng độ trễ của từng truy cập tích lũy lại và có báo cáo cho thấy thông lượng giảm tới 20~40%. Ngược lại, khi đặt dữ liệu và luồng xử lý nó trên cùng một node, lưu lượng từ xa biến mất và tranh chấp băng thông liên kết cũng giảm theo — hiệu quả kép.

Cần lưu ý rằng truy cập từ xa là "chậm" chứ không phải "sai". Trong ccNUMA, dữ liệu từ xa vẫn được đọc chính xác, chỉ phát sinh suy giảm hiệu năng. Vì vậy, tối ưu NUMA nên được tiếp cận như vấn đề cải thiện tính cục bộ thông qua profiling chứ không phải kiểm chứng tính đúng đắn.

B. Chính sách nhận biết NUMA của hệ điều hành (lập lịch, bố trí bộ nhớ)

Hơn một nửa hiệu năng NUMA phụ thuộc vào chính sách bố trí của hệ điều hành và runtime. Nhân Linux quản lý bộ nhớ vật lý thành các zone theo node, và khi tiến trình yêu cầu bộ nhớ thì mặc định áp dụng chính sách first-touch. Đây là chính sách đặt trang không phải tại "thời điểm yêu cầu cấp phát" mà vào "node chứa luồng đầu tiên thực sự ghi (touch) vào trang đó"; nếu cho các luồng sẽ thực hiện tính toán chạy song song vòng lặp khởi tạo, dữ liệu sẽ tự nhiên phân tán vào node cục bộ của từng luồng.

Bộ lập lịch cũng nhận biết NUMA. Bộ lập lịch CPU cố gắng chạy luồng trên nhân của node chứa bộ nhớ của nó càng nhiều càng tốt (CPU affinity, NUMA balancing), và AutoNUMA của Linux thu thập thống kê truy cập trang trong lúc chạy để di chuyển các trang hay bị truy cập từ xa sang node của luồng truy cập, hoặc di chuyển luồng về phía dữ liệu, sửa chữa tính cục bộ sau sự việc. Tuy nhiên, cân bằng tự động như vậy kéo theo chi phí di chuyển trang, nên với khối lượng công việc nhạy cảm độ trễ, cố định tường minh bằng numactl --cpunodebind --membind lại ổn định hơn.

Chiến lược bố trí bộ nhớ có vài lựa chọn. Tiêu biểu là chính sách bind dồn vào một node cụ thể, interleave phân tán xoay vòng (round-robin) qua nhiều node, và preferred ưu tiên dùng cục bộ, thiếu thì chuyển sang từ xa. Ví dụ, kernel streaming HPC nơi băng thông là then chốt có lợi khi dùng interleave để cộng gộp băng thông bộ nhớ của mọi node, còn OLTP nơi độ trễ là then chốt có lợi khi dùng bind để tối đa hóa tính cục bộ. Việc chính sách tối ưu có thể trái ngược hoàn toàn tùy đặc tính khối lượng công việc chính là cái hay đồng thời là cái khó của tinh chỉnh NUMA.

C. Căn chỉnh NUMA ở tầng ứng dụng và ảo hóa

Dù phần cứng và OS đã sẵn sàng, nếu ứng dụng bỏ qua ranh giới node thì hiệu quả biến mất. Vì vậy DBMS, JVM và hypervisor ảo hóa được thiết kế để tự nhận biết NUMA. SQL Server dùng soft-NUMA để căn các nhóm scheduler theo node, còn Oracle và PostgreSQL cung cấp tùy chọn interleave buffer cache lớn qua các node hoặc cố định vào một node cụ thể. JVM với cờ -XX:+UseNUMA chia thế hệ trẻ (young gen) của heap theo node để mỗi luồng GC chỉ xử lý vùng cục bộ, giảm truy cập từ xa.

Trong môi trường ảo hóa và container, việc căn chỉnh vNUMA (virtual NUMA) rất quan trọng. Khi phơi bày nguyên topo NUMA của máy chủ vật lý cho VM khách, hệ điều hành khách có thể tự tối ưu NUMA theo góc nhìn của mình, bảo đảm tính cục bộ hai lớp. Ngược lại, nếu CPU ảo và bộ nhớ của VM trải trên nhiều node vật lý (NUMA span), thì mọi tối ưu bên trong khách cũng không tránh được truy cập từ xa vật lý. VMware và KVM thực hiện lập lịch gom vCPU và bộ nhớ của VM vào trong một node vật lý càng nhiều càng tốt, và Kubernetes cũng dùng Topology Manager để căn CPU, bộ nhớ và thiết bị (NIC, GPU) vào cùng node, bảo đảm hiệu năng cho các pod nhạy cảm độ trễ.

D. Lưu lượng nhất quán bộ đệm và chia sẻ giả (false sharing)

Một yếu tố thường bị bỏ qua nhưng chi phối lớn hiệu năng trong NUMA là chi phí duy trì nhất quán bộ đệm. Trong ccNUMA, bản sao của cùng dữ liệu có thể tồn tại trong cache của nhiều node, nên khi một node sửa dữ liệu đó, lưu lượng coherency để vô hiệu hóa (invalidate) bản sao ở node khác hoặc chuyển bản mới nhất sẽ chạy trên liên kết. Lưu lượng này có thể phát sinh không liên quan đến truy cập dữ liệu từ xa, thậm chí cả trong mã có vẻ chỉ xử lý dữ liệu cục bộ.

Cái bẫy tiêu biểu là chia sẻ giả (false sharing). Các luồng ở những node khác nhau về logic xử lý các biến riêng biệt, nhưng nếu các biến đó tình cờ nằm trong cùng một cache line (thường 64 byte), thì một lần ghi của một luồng sẽ vô hiệu hóa toàn bộ line mà node khác đang cache, khiến các vòng coherency không cần thiết bùng nổ. Ví dụ, nếu đặt mảng bộ đếm theo từng luồng sát nhau, dù mỗi luồng chỉ tăng bộ đếm của riêng mình, hiện tượng cache line "bóng bàn" giữa các node có thể làm hiệu năng giảm nhiều lần. Giải pháp là đệm (cache line padding) mỗi bộ đếm bằng kích thước cache line để chúng nằm trên các line khác nhau — một kỹ thuật kinh điển trong tinh chỉnh hiệu năng NUMA và đa nhân.

Do đó, tối ưu NUMA không chỉ là "đặt dữ liệu ở cục bộ" mà còn bao gồm "giảm thiểu ghi dùng chung và tranh chấp giữa các node". Việc dùng công cụ như perf c2c (cache-to-cache) để xác định cache line nào qua lại giữa các node và tranh chấp, rồi phân mảnh (sharding) cấu trúc dữ liệu theo node hoặc đệm để giảm lưu lượng coherency, là nhiệm vụ cốt lõi trong thực tế.

3. So sánh UMA, NUMA và bộ nhớ phân tán

Khác biệt giữa ba kiến trúc không đơn thuần là hơn kém, mà là vấn đề đánh đổi "sự tiện lợi khi lập trình" với "khả năng mở rộng" như thế nào. UMA (SMP) có mọi độ trễ truy cập như nhau nên lập trình đơn giản nhất nhưng khả năng mở rộng thấp; bộ nhớ phân tán (ví dụ: cụm MPI) mở rộng gần như vô hạn nhưng cần truyền thông điệp tường minh giữa các node nên gánh nặng phát triển lớn. NUMA nằm ở điểm dung hòa giữa hai bên: "sự tiện lợi của không gian địa chỉ duy nhất" và "khả năng mở rộng theo đơn vị socket".

Phân loại	UMA (SMP)	NUMA (ccNUMA)	Bộ nhớ phân tán (MPP)
Mô hình bộ nhớ	Một vùng dùng chung duy nhất	Không gian địa chỉ duy nhất, phân tán vật lý	Bộ nhớ độc lập theo node
Độ trễ truy cập	Đồng nhất	Cục bộ ≠ từ xa (bất đối xứng)	Từ xa cần truyền thông tường minh
Nhất quán bộ đệm	HW bảo đảm	HW bảo đảm (ccNUMA)	Không có (SW quản lý)
Khả năng mở rộng	Thấp (~8 socket)	Trung bình (hàng chục socket)	Rất cao (hàng nghìn node)
Độ khó lập trình	Thấp	Trung bình (tinh chỉnh bố trí)	Cao (MPI...)
Ví dụ tiêu biểu	Đa nhân cỡ nhỏ	Máy chủ Xeon/EPYC	Siêu máy tính HPC

Như bảng cho thấy, điểm NUMA khác quyết định với UMA là "sự bất đối xứng của độ trễ truy cập", còn điểm khác với bộ nhớ phân tán là "duy trì nhất quán bộ đệm và không gian địa chỉ duy nhất". Nhờ hai ranh giới này, NUMA trở thành phương án dung hòa thực dụng: có thể chạy phần mềm viết cho SMP mà không cần sửa (bảo toàn tính đúng đắn), và khi thêm tinh chỉnh hiệu năng thì mở rộng lên hệ thống lớn. Trong thực tế, nếu xuất hiện triệu chứng "mã vẫn chạy nhưng chậm", thì phần lớn là trường hợp mã viết theo giả định UMA truy cập từ xa tràn lan trên phần cứng NUMA.

Một ví dụ cụ thể: khi chạy một máy chủ cache in-memory trên máy 2 socket, 40 nhân mà không tinh chỉnh gì, 40 luồng vượt qua ranh giới node để dùng chung heap khiến thông lượng chỉ đạt khoảng 60% mục tiêu; nhưng khi chia luồng thành 20 luồng mỗi node, sharding để chỉ dùng heap cục bộ và cố định bằng numactl, thông lượng tăng khoảng 1,5 lần. Việc đây là kết quả chỉ thay đổi bố trí mà không sửa một dòng logic mã nào cho thấy rõ bản chất của tối ưu NUMA.

4. Chuyên sâu: CXL và mở rộng phân cấp bộ nhớ, cùng xu hướng mới nhất

Khái niệm NUMA gần đây bước sang giai đoạn mới với sự trỗi dậy của CXL (Compute Express Link). CXL là chuẩn liên kết mở cho phép mở rộng, chia sẻ và gộp (pooling) bộ nhớ trong khi vẫn duy trì nhất quán bộ đệm trên tầng vật lý PCIe; bộ nhớ ngoài gắn qua CXL hiện ra với CPU như "một node NUMA không có nhân (memory-only node, CPU-less node)". Tức là xuất hiện một tầng còn xa hơn truy cập từ xa thêm một bậc, và hệ điều hành quản lý nó bằng khung NUMA hiện có. Bộ nhớ phân tầng (tiered memory) và cơ chế nâng/hạ cấp trang (promotion/demotion) mà Linux đưa vào hiện thực việc bố trí tự động — dữ liệu nóng đặt ở DRAM cục bộ nhanh, dữ liệu lạnh đặt ở bộ nhớ CXL chậm — bằng di chuyển trang giữa các node NUMA.

Xu hướng này mở rộng NUMA từ "bất đối xứng giữa các socket" sang "bất đối xứng trên toàn bộ phân cấp bộ nhớ". Nếu trước đây chỉ có 2 cấp cục bộ và từ xa, thì nay phần mềm phải nhận biết và tận dụng phân cấp độ trễ nhiều bậc nối tiếp: DRAM cục bộ (khoảng 90ns) → DRAM từ xa (khoảng 150ns) → bộ nhớ CXL (khoảng 250~400ns). Ngoài ra, gộp bộ nhớ (memory pooling), trong đó nhiều máy chủ dùng chung một vùng bộ nhớ qua switch CXL, đang được chú ý như phương tiện giảm thiểu vấn đề bộ nhớ bị mắc kẹt (stranding — đã cấp phát nhưng không dùng) trong trung tâm dữ liệu, nên giá trị của các kỹ thuật tối ưu NUMA thậm chí còn tăng lên.

Từ góc độ AI và trung tâm dữ liệu, NUMA vẫn mang tính quyết định. Trong máy chủ huấn luyện cắm nhiều GPU, mỗi GPU gắn với PCIe và bộ nhớ của một node NUMA cụ thể, nên phải đặt luồng data loader và bộ đệm bộ nhớ ghim (pinned memory) trên cùng node với GPU đó thì mới giảm được đồng thời độ trễ truyền PCIe/NVLink và truy cập DRAM từ xa. Topology Manager của Kubernetes và bố trí nhận biết topo GPU của NVIDIA đều là tự động hóa nguyên lý này. Tuy nhiên, số liệu hiệu năng chi tiết và các chi tiết chuẩn của CXL và tiered memory có độ chênh lệch lớn theo thế hệ và hiện thực, nên khi thiết kế thực tế nên xác nhận bằng tài liệu nhà cung cấp và đo thực tế.

5. Những điểm cần lưu ý và hàm ý

Từ góc độ Kỹ sư chuyên nghiệp (Professional Engineer), NUMA không nên được hiểu là chi tiết phần cứng đơn thuần mà là "nguyên lý thiết kế căn chỉnh tính cục bộ trên mọi tầng của hệ thống", và mang các hàm ý chiến lược sau.

Chiến lược áp dụng — chính sách hai hướng theo đặc tính khối lượng công việc: Loại nhạy cảm độ trễ (OLTP, cache in-memory) tối đa hóa tính cục bộ bằng bind và affinity, còn loại tập trung băng thông (HPC streaming, phân tích quy mô lớn) cần dùng interleave để cộng gộp băng thông của mọi node. Vì không có một đáp án duy nhất, trước khi áp dụng nhất thiết phải chẩn đoán tỷ lệ truy cập từ xa và loại nút thắt bằng profiling (numastat, perf c2c, LIKWID...).
Đánh đổi — cân bằng tự động đối lập với cố định tường minh: AutoNUMA và NUMA balancing cải thiện tính cục bộ mà không tốn công phát triển nhưng gây chi phí di chuyển trang và thu thập thống kê. Với hệ thống thời gian thực, tài chính nhạy cảm với dao động độ trễ (jitter), tắt tự động hóa và chọn cố định thủ công sẽ nâng cao khả năng dự đoán. Cần phán đoán cân bằng giữa tiện lợi và tính tất định theo từng khối lượng công việc.
Tầm quan trọng của căn chỉnh ảo hóa và đám mây: Dù NUMA vật lý được tinh chỉnh tốt đến đâu, nếu topo vNUMA hoặc container lệch với ranh giới vật lý thì hiệu quả bị triệt tiêu. Căn kích thước VM theo node vật lý (tránh NUMA span) và dùng Kubernetes Topology Manager để căn CPU, bộ nhớ, NIC, GPU vào cùng node là điều kiện tiên quyết để bảo đảm hiệu năng của instance lớn. Khi chọn instance đám mây lớn, cần xem xét tỷ lệ vCPU/bộ nhớ có khớp với ranh giới node hay không.
Triển vọng và công nghệ liên quan — mở rộng sang CXL và bộ nhớ phân tầng: Khi mở rộng và gộp bộ nhớ CXL trở nên phổ biến, NUMA sẽ tiến hóa vượt qua bất đối xứng giữa các socket thành quản lý phân cấp bộ nhớ nhiều bậc bao trùm DRAM–CXL. Bố trí tự động trang nóng/lạnh của bộ nhớ phân tầng và giảm thiểu tài nguyên mắc kẹt nhờ gộp bộ nhớ sẽ trở thành phương tiện cốt lõi để giảm TCO trung tâm dữ liệu, nên năng lực thiết kế nhận biết NUMA được dự báo vẫn sẽ là công nghệ nền tảng cho tối ưu hiệu năng và chi phí.
Góc độ quản trị và vận hành: Tối ưu NUMA không phải tinh chỉnh một lần mà phải được nội tại hóa vào pipeline triển khai thì mới bền vững. Để sớm phát hiện hồi quy hiệu năng, cần giám sát thường xuyên tỷ lệ truy cập từ xa như chỉ số quan sát (observability), và cần quy trình vận hành phản ánh thay đổi topo (SNC, chiplet, tăng số node) vào chính sách bố trí khi thay thế thế hệ phần cứng.

Tài liệu tham khảo

Linux Kernel Documentation, "What is NUMA?" — https://www.kernel.org/doc/html/latest/mm/numa.html
Linux numactl/numastat man pages — https://man7.org/linux/man-pages/man8/numactl.8.html
Christoph Lameter, "NUMA (Non-Uniform Memory Access): An Overview", ACM Queue — https://queue.acm.org/detail.cfm?id=2513149
Compute Express Link (CXL) Specification — https://computeexpresslink.org/
Kubernetes Topology Manager — https://kubernetes.io/docs/tasks/administer-cluster/topology-manager/

Tóm tắt một câu: NUMA là kiến trúc ccNUMA gắn bộ nhớ cục bộ cho từng bộ xử lý để đạt khả năng mở rộng, đổi lại độ trễ truy cập cục bộ và từ xa khác nhau; việc căn chỉnh tính cục bộ ở mọi tầng OS, ứng dụng và ảo hóa như first-touch, affinity, interleave quyết định hiệu năng, và khái niệm này đang được mở rộng sang CXL và bộ nhớ phân tầng.