Transistor GAA (Gate-All-Around) và tiến trình thu nhỏ bán dẫn thế hệ kế tiếp
1. Tổng quan
A. Định nghĩa
Transistor GAA (Gate-All-Around) là transistor hiệu ứng trường (FET) có cấu trúc mà cổng (gate) bao bọc hoàn toàn kênh dẫn dòng ở cả bốn mặt (trên, dưới, trái, phải) để điều khiển dòng điện tích. Vượt qua FinFET — nơi kênh chỉ là một tấm vây (Fin) — nó xếp chồng nhiều tấm nanosheet mỏng và cho cổng bao quanh từng tấm, tạo nên một cấu trúc linh kiện thế hệ kế tiếp.
Khi tiến trình thu nhỏ bán dẫn bước vào lớp 3nm và 2nm, cuộc đua làm transistor nhỏ hơn đã chuyển từ bài toán đơn thuần "giảm độ rộng đường mạch" sang bài toán "cổng điều khiển kênh hoàn hảo đến mức nào". Transistor là một công tắc bật/tắt dòng điện của kênh bằng điện áp cổng, nhưng kênh càng ngắn thì cổng càng không nắm giữ được kênh và dòng điện rò rỉ ra ngoài — làm trầm trọng thêm hiện tượng rò rỉ (Leakage). GAA giải quyết trực diện vấn đề này bằng cách cho cổng bao quanh kênh ở mọi phía để tối đa hóa năng lực điều khiển tĩnh điện (Electrostatic Control). Samsung là hãng đầu tiên trên thế giới bắt đầu sản xuất hàng loạt dưới tên MBCFET™ tại nút lớp 3nm (SF3) vào năm 2022, và khi TSMC (N2) cùng Intel (18A, RibbonFET) áp dụng nó một cách bài bản ở thế hệ lớp 2nm, GAA đang trở thành cấu trúc tiêu chuẩn trên thực tế cho các tiến trình đầu bảng.
B. Bối cảnh xuất hiện và tính tất yếu
Có ba áp lực hội tụ khiến GAA trở nên tất yếu. Thứ nhất là sự trầm trọng của hiệu ứng kênh ngắn (Short-Channel Effect). Khi chiều dài kênh thu xuống mức vài nanomet, điện trường của cực nguồn (source) và cực máng (drain) thâm nhập đến giữa kênh và vô hiệu hóa sự điều khiển của cổng, làm tăng rò rỉ trạng thái tắt (Off-state Leakage) — dòng vẫn chảy dù cổng đã tắt — và hiện tượng DIBL (Drain-Induced Barrier Lowering) khiến điện áp ngưỡng dao động. Ở cấu trúc phẳng (Planar), cổng chỉ điều khiển kênh từ một mặt, nên giới hạn này trở nên rõ rệt quanh mốc 20nm.
Thứ hai là sự bão hòa của chính FinFET. FinFET mà Intel giới thiệu ở 22nm vào năm 2011 dựng kênh đứng lên để cổng bao ba mặt, kéo dài giới hạn của cấu trúc phẳng hơn một thập kỷ; nhưng quanh mốc 3nm, dư địa để tiếp tục tăng chiều cao/độ rộng vây hay tăng số lượng vây đã cạn. Thứ ba là sự bùng nổ của yêu cầu hiệu năng và công suất. Để đáp ứng mật độ tính toán và hiệu quả năng lượng mà AI, trung tâm dữ liệu và thiết bị di động đòi hỏi, phải đẩy nhiều dòng hơn ở cùng điện áp trong khi giảm rò rỉ — điều bất khả thi nếu không có cấu trúc mới nâng năng lực điều khiển kênh một cách căn bản. Ba áp lực này hội tụ và đẩy ý tưởng GAA "bao bọc cổng hoàn toàn quanh kênh" lên giai đoạn sản xuất hàng loạt.
Chủ đề này thường xuất hiện trong kỳ thi Kỹ sư chuyên nghiệp trong mạch câu hỏi về "chiến lược thu nhỏ sau khi Định luật Moore chậm lại". Việc thu nhỏ trong quá khứ dựa vào mở rộng tỷ lệ Dennard (Dennard Scaling) — giảm độ rộng đường mạch thì hiệu năng, công suất và diện tích cùng cải thiện; nhưng khi quy luật này đổ vỡ vào giữa những năm 2000, rò rỉ và nhiệt trở thành nút thắt. Từ đó, ngành bán dẫn đã định nghĩa lại bản chất của việc thu nhỏ qua cấu trúc (FinFET, GAA), xếp chồng ba chiều (chiplet, CFET) và đổi mới dây dẫn (BSPDN) thay vì thu nhỏ theo mặt phẳng. GAA chính là nhân vật chính hiện nay của dòng chảy "tái phát minh việc mở rộng tỷ lệ" này, và do đó phải được hiểu trong bối cảnh một bước chuyển hệ hình của công nghệ bán dẫn, vượt trên kiến thức về một linh kiện đơn lẻ.
2. Sự tiến hóa cấu trúc transistor và nguyên lý hoạt động của GAA
Sự tiến hóa cấu trúc transistor có thể tóm tắt thành lịch sử của "cổng điều khiển kênh từ bao nhiêu mặt". Sơ đồ cấu trúc dưới đây cho thấy sự mở rộng bề mặt tiếp xúc cổng–kênh từ phẳng → FinFET → GAA.
flowchart LR
A["MOSFET phẳng<br/>(cổng điều khiển 1 mặt)"] --> B["FinFET<br/>(cổng điều khiển 3 mặt, vây 3D)"]
B --> C["Nanosheet GAA<br/>(cổng bao bọc hoàn toàn 4 mặt)"]
C --> D["Hậu GAA: Forksheet / CFET<br/>(tối đa hóa mật độ xếp chồng)"]
A -. "hiệu ứng kênh ngắn trầm trọng" .-> B
B -. "thu nhỏ bão hòa(3nm)" .-> C
A. Giới hạn của MOSFET phẳng và hiệu ứng kênh ngắn
MOSFET phẳng là linh kiện bán dẫn cơ bản trong suốt nửa thế kỷ. Nó đặt cực nguồn và cực máng trên bề mặt silic, xếp lớp oxide cổng và cổng lên trên kênh ở giữa, rồi dùng điện áp cổng để hình thành hoặc ngắt lớp dẫn ở bề mặt kênh. Vấn đề là cấu trúc này chỉ điều khiển kênh từ một mặt trên. Khi kênh còn dài thì đủ, nhưng khi việc thu nhỏ rút ngắn kênh, dòng điện bắt đầu rò qua phần dưới kênh mà cổng không chạm tới.
Cụ thể, khi chiều dài kênh tiến gần độ rộng vùng nghèo của nguồn/máng, điện áp máng hạ thấp rào thế của kênh (DIBL), điện áp ngưỡng sụt xuống, và dù cổng đã tắt vẫn có vài nanoampe dòng rò chảy. Dòng rò này tích lũy thành công suất tĩnh (Static Power) trên một chip tích hợp hàng tỷ transistor, làm nặng thêm sự tỏa nhiệt và hao pin. Đây chính là lý do cấu trúc phẳng thực tế đã hết tuổi thọ dưới 20nm. Đó là bước ngoặt phơi bày rằng "cổng nắm giữ kênh từ bao nhiêu mặt" mới là ràng buộc bản chất của việc thu nhỏ.
B. FinFET: Sự xuất hiện của cổng ba chiều
FinFET dựng kênh đứng theo phương thẳng như một vây (Fin) và cho cổng bao quanh cả hai thành bên lẫn mặt trên của vây đó — một cấu trúc điều khiển ba mặt. Khi bề mặt tiếp xúc cổng–kênh mở rộng, năng lực điều khiển tĩnh điện tăng mạnh, cho phép dùng kênh ngắn hơn ở cùng mức rò rỉ. Sau khi Intel thương mại hóa lần đầu ở 22nm năm 2011, TSMC và Samsung áp dụng từ 16/14nm, và FinFET đã chống đỡ việc thu nhỏ trong khoảng mười năm từ 22nm đến ngưỡng vào 3nm.
Các đòn bẩy thu nhỏ then chốt của FinFET là làm vây cao và mỏng hơn và điều chỉnh số lượng vây để đặt dòng điều khiển. Nhưng nếu vây quá mỏng, hiệu ứng giam cầm lượng tử và sự suy giảm độ linh động làm hiệu năng giảm, còn nâng vây cao hơn thì tỷ lệ cạnh lớn lên và làm lung lay sự ổn định chế tạo. Hơn nữa, vì dòng điều khiển chỉ chỉnh được theo đơn vị nguyên là "số lượng vây", tính linh hoạt tinh chỉnh thiết kế kém đi. Khi các giới hạn này tụ lại quanh mốc 3nm, việc chuyển sang GAA — đặt kênh nằm ngang, xếp chồng và cho cổng bao bọc hoàn toàn — trở nên không thể tránh.
Ngoài ra, việc thu hẹp khoảng cách giữa các vây (Fin Pitch) cũng có giới hạn vật lý. Nếu dựng vây quá dày đặc, sẽ khó lấp đầy cổng và lớp cách điện giữa chúng, và rò rỉ cùng nhiễu loạn tăng lên. Điều này có nghĩa cách tiếp cận "dựng lên và bao bọc" đã đạt bão hòa về mặt mật độ, trong khi nanosheet "nằm xuống và xếp chồng" mở ra dư địa cấu trúc để nhồi nhiều kênh hơn vào cùng một diện tích đáy. Rốt cuộc, bước chuyển từ FinFET sang GAA là lựa chọn tất yếu không chỉ về hiệu năng (năng lực điều khiển) mà còn về mật độ (mức tích hợp).
C. GAA / Nanosheet: Cổng bao bọc hoàn toàn kênh
GAA xếp chồng kênh thành nhiều tấm phẳng mỏng nằm ngang (nanosheet) và cho vật liệu cổng bao bọc hoàn toàn cả bốn mặt của từng tấm. Vì cổng bao quanh kênh ở mọi phía, năng lực điều khiển tĩnh điện mạnh hơn một bậc so với điều khiển ba mặt của FinFET, cho phép kênh ngắn hơn ở cùng mức rò rỉ trong khi kìm hãm dao động điện áp ngưỡng và DIBL. Kết quả là nó hoạt động ổn định ngay cả ở điện áp thấp, cải thiện hiệu quả năng lượng (hiệu năng/watt).
Một ưu điểm quyết định khác của cấu trúc nanosheet là độ rộng kênh (Wsheet) có thể điều chỉnh liên tục. Khác với FinFET chỉ thay đổi được dòng điều khiển theo đơn vị rời rạc là số lượng vây, nanosheet có thể tinh chỉnh dòng điện bằng cách nới rộng hay thu hẹp tấm. Tấm rộng dành cho ô hiệu năng cao, dòng lớn và tấm hẹp cho ô công suất thấp, mật độ cao, nên có thể tối ưu hóa linh hoạt hiệu năng–công suất–diện tích (PPA) trong cùng một tiến trình. Nhấn mạnh nanosheet điều chỉnh được độ rộng này, Samsung gọi GAA của mình là MBCFET (Multi-Bridge-Channel FET). Tuy nhiên, tiến trình xếp chồng tấm và tiến trình lấp đầy cổng giữa từng tấm phức tạp hơn nhiều so với FinFET, nên độ khó chế tạo và việc đảm bảo sản lượng ban đầu vẫn là thách thức then chốt.
D. Năng lực điều khiển tĩnh điện và độ dốc dưới ngưỡng
Ưu thế tương đối của ba cấu trúc rốt cuộc hội tụ về một chỉ số duy nhất: cổng nắm giữ kênh chặt đến mức nào. Độ dốc dưới ngưỡng (SS, Subthreshold Swing), cho biết dòng điện sụt dốc đứng đến đâu ở vùng tắt của transistor, về lý thuyết bị giới hạn ở khoảng 60mV/decade ở nhiệt độ phòng; khi điều khiển cổng yếu, giá trị này lớn lên (thoải hơn), làm xấu đi độ tương phản bật/tắt cho một thay đổi điện áp nhất định và tăng rò rỉ. Cổng càng bao kênh nhiều mặt — một mặt (phẳng) → ba mặt (FinFET) → bốn mặt (GAA) — thì SS càng tiến gần giới hạn lý thuyết, và DIBL cùng dao động điện áp ngưỡng càng nhỏ. Đây là lý do "lịch sử mở rộng bề mặt tiếp xúc" cũng chính là "lịch sử cải thiện hiệu quả năng lượng".
Khi kênh mỏng xuống vài nanomet, hiệu ứng giam cầm lượng tử (Quantum Confinement) làm độ linh động hạt tải và điện áp ngưỡng nhạy cảm với độ dày. Do đó, điều khiển độ dày và độ rộng của nanosheet đồng đều đến mức lớp nguyên tử là then chốt để giảm độ tản mát đặc tính linh kiện, và điều này gắn trực tiếp với thách thức sản lượng và độ biến thiên bàn ở phần sau. Bảng dưới đây tổng hợp nguyên nhân và hàm ý của những khác biệt giữa ba cấu trúc.
| Phân loại | MOSFET phẳng | FinFET | Nanosheet GAA |
|---|---|---|---|
| Bề mặt điều khiển của cổng | 1 mặt (trên) | 3 mặt (hai bên/trên vây) | 4 mặt (bao bọc hoàn toàn) |
| Nút tiêu biểu áp dụng | 20nm trở lên | 16–3nm | lớp 3/2nm trở xuống |
| Điều chỉnh dòng điều khiển | độ rộng kênh (W) liên tục | số lượng vây (rời rạc) | độ rộng tấm/số lớp xếp chồng (gần liên tục) |
| Năng lực điều khiển kênh ngắn | thấp (rò rỉ trầm trọng) | trung bình | cao (SS/DIBL cải thiện) |
Như bảng cho thấy, giá trị cốt lõi của GAA là sự kết hợp giữa "năng lực điều khiển nhờ bao bọc hoàn toàn" và "sự tự do thiết kế liên tục của độ rộng tấm". Việc khôi phục tính linh hoạt thiết kế mà FinFET từng bị trói buộc bởi ràng buộc số nguyên là số lượng vây là một lợi ích thực tiễn quan trọng trong thời kỳ thu nhỏ chậm lại.
3. Kiến trúc tiến trình/chế tạo GAA và các công nghệ cốt lõi
Cái khó của GAA không nằm ở khái niệm cấu trúc mà ở câu hỏi chế tạo "làm sao lấp đầy cổng vào các khe giữa những nanosheet đã xếp chồng". Sơ đồ tiến trình dưới đây cho thấy dòng chế tạo tiêu biểu của nanosheet GAA, cùng vị trí của hai công nghệ trụ cột (cấp nguồn mặt sau, High-NA EUV) chống đỡ thế hệ 2nm.
flowchart TB
S1["Xếp chồng siêu mạng Si/SiGe<br/>(mọc xen kẽ lớp kênh/lớp hy sinh)"] --> S2["Khắc tạo hình vây<br/>(tạo hình toàn khối xếp chồng thành vây)"]
S2 --> S3["Hình thành inner spacer<br/>(cách điện cổng phía nguồn/máng)"]
S3 --> S4["Giải phóng kênh<br/>(loại bỏ chọn lọc lớp hy sinh SiGe)"]
S4 --> S5["Bao bọc cổng hoàn toàn<br/>(màng điện môi High-k + cổng kim loại)"]
S5 --> S6["Hình thành cấp nguồn mặt sau(BSPDN)<br/>(mạng nguồn ở mặt sau wafer)"]
subgraph Litho["Trục quang khắc"]
L1["EUV(0.33 NA)"] --> L2["High-NA EUV(0.55 NA)"]
end
S2 -. "tạo hoa văn tinh vi" .-> Litho
A. Tiến trình hình thành nanosheet — siêu mạng, giải phóng kênh, inner spacer
Điểm khởi đầu của chế tạo nanosheet GAA là xếp chồng siêu mạng (Superlattice). Silic (Si, lớp sẽ thành kênh) và silic-germani (SiGe, lớp hy sinh sẽ bị loại bỏ sau) được mọc xen kẽ ở mức lớp nguyên tử để tạo nên một "bánh kẹp" nhiều lớp. Sau khi khắc toàn khối xếp chồng thành hình vây, bước tinh tế nhất là giải phóng kênh (Channel Release) hòa tan chọn lọc chỉ lớp hy sinh SiGe để các nanosheet Si còn lại lơ lửng trong không khí. Cổng sau đó bao bọc hoàn toàn từng kênh bằng cách lấp đầy không kẽ hở các khe tinh vi giữa các tấm bằng màng điện môi High-k và cổng kim loại.
Một công nghệ hỗ trợ quyết định trong tiến trình này là inner spacer. Cổng phải bao toàn bộ kênh nhưng vẫn cách điện với nguồn và máng, nên một chất cách điện được cấy sẵn ở đầu mút giữa các tấm để chặn điện dung ký sinh và rò rỉ giữa cổng với nguồn/máng. Nếu inner spacer không đồng đều, đặc tính linh kiện dao động rất lớn, nên độ chính xác của lắng đọng lớp nguyên tử (ALD) và khắc chọn lọc quyết định sản lượng. Tóm lại, GAA là cấu trúc có nhiều bước tiến trình hơn và dung sai mỗi bước hẹp đi đáng kể so với FinFET, và đây là lý do căn bản khiến việc đảm bảo sản lượng ban đầu khó khăn.
Điều thú vị là tiến trình GAA không phải một tập hợp công nghệ hoàn toàn mới mà tái sử dụng một phần đáng kể tài sản tiến trình FinFET sẵn có. Xếp chồng siêu mạng, HKMG và quang khắc EUV đều là công nghệ đã chín muồi, còn các bước mới cốt lõi của GAA thực chất tập trung vào "giải phóng kênh và lấp cổng giữa các tấm". Vì vậy, các foundry thiết kế bước chuyển từ FinFET sang GAA như một tiến hóa tiệm tiến để phân tán rủi ro phát triển tiến trình và gánh nặng đầu tư. Đây là chiến lược kỹ thuật điển hình nhằm giảm chi phí chuyển đổi bằng cách đảm bảo tính liên tục với tài sản sẵn có khi áp dụng công nghệ mới, cùng tinh thần với nguyên tắc chuyển đổi tiệm tiến trong hiện đại hóa kiến trúc hay di trú hệ thống cũ (legacy).
B. Cấp nguồn mặt sau (BSPDN, Backside Power Delivery Network)
Một trục khác đặc trưng cho thế hệ 2nm là BSPDN, cấp nguồn từ mặt sau của wafer. Theo truyền thống, dây tín hiệu và dây nguồn đều lẫn lộn trong lớp kim loại nhiều tầng bên trên (mặt trước) transistor; khi việc thu nhỏ làm dây dẫn chật chội, dây nguồn chèn ép dây tín hiệu và độ sụt áp (IR drop) trở nên trầm trọng. BSPDN tách dây nguồn ra mặt sau wafer, tập trung mặt trước cho dây tín hiệu và cấp nguồn trực tiếp qua lớp kim loại dày ở mặt sau. Kết quả là nó đồng thời đạt được giảm sụt áp, giảm tắc nghẽn dây dẫn và thu nhỏ diện tích ô.
Intel được biết đã áp dụng sớm công nghệ này dưới tên PowerVia ở thế hệ 18A, đưa vào sản xuất hàng loạt sớm nhất trong ngành; TSMC đã công bố lộ trình giới thiệu nó dưới dạng Super Power Rail ở thế hệ kế tiếp (A16), còn Samsung ở một biến thể cụ thể của dòng SF2. Tuy nhiên, vì nút áp dụng và thời điểm của mỗi hãng có thể được điều chỉnh qua mỗi lần công bố, cần kiểm tra các công bố mới nhất. BSPDN, khi kết hợp với GAA, là phương tiện then chốt để nâng hiệu quả năng lượng lớp 2nm, nhưng nó thêm một tiến trình lật wafer, mài cực mỏng và hình thành dây dẫn ở mặt sau, mang theo các thách thức mới về đường tỏa nhiệt và độ phức tạp chế tạo.
Về mặt chế tạo, BSPDN được hiện thực bằng cách gắn wafer đã làm xong transistor lên một đế đỡ (carrier), mài mặt sau xuống độ dày vài micromet, rồi khoan các nano-TSV (điện cực xuyên) lên tới các điểm cấp nguồn ở mặt trước để nối với mạng nguồn mặt sau. Nhờ đó điện năng đến thẳng linh kiện qua một đường ngắn và dày, giảm điện trở và điện cảm, trong khi các lớp kim loại mặt trước được dành trọn cho dây tín hiệu, cải thiện tắc nghẽn định tuyến và diện tích ô. Mặt khác, vì linh kiện bị kẹp giữa lớp silic mỏng nên tỏa nhiệt xấu đi, và phải kìm hãm ứng suất/hư hại mà tiến trình mặt sau gây cho linh kiện, nên BSPDN là công nghệ đánh đổi điển hình, hoán đổi lợi ích về công suất/diện tích lấy rủi ro về nhiệt/sản lượng.
C. Quang khắc High-NA EUV
Để in các hoa văn tinh vi của nanosheet, độ phân giải của thiết bị quang khắc phải theo kịp. Các tiến trình đầu bảng hiện dùng EUV (cực tím cực ngắn, bước sóng 13,5nm, khẩu độ số NA 0,33); khi tiến tới lớp 1,4nm/1nm tinh vi hơn, chi phí và sai số của đa tạo hoa văn (multi-patterning) — in chồng nhiều lần — tăng lên. Giải pháp đột phá cho việc này là High-NA EUV, nâng khẩu độ số lên 0,55, in hoa văn tinh vi hơn trong một lần và giảm đa tạo hoa văn. Ngành công nghiệp nhìn chung kỳ vọng High-NA EUV được triển khai bài bản quanh ranh giới lớp 1,4nm/1nm; Samsung được cho là cân nhắc áp dụng ở giai đoạn lớp 1nm (SF1A), còn TSMC và Intel quanh lớp 1,4nm, dù thời điểm cụ thể khác nhau theo từng hãng và còn biến động. Vì mỗi thiết bị High-NA EUV có giá trị hàng trăm triệu đô la, thời điểm và phạm vi áp dụng là lĩnh vực được quyết định thận trọng theo sự cân bằng giữa lợi ích hiệu năng và thu hồi vốn đầu tư.
D. Cổng kim loại High-k và kỹ thuật ứng suất/kênh
Hiệu năng của GAA còn phụ thuộc vào chất lượng của chồng cổng (gate stack) bao quanh kênh. Khi oxide cổng mỏng đi, rò rỉ do hiệu ứng xuyên hầm tăng, nên cần có HKMG (High-k Metal Gate) — một màng điện môi High-k độ thẩm thấu cao (ví dụ dòng HfO₂) giữ độ dày vật lý nhưng mỏng về điện, với một cổng kim loại khớp công thoát (work function) xếp lên trên. Ở GAA, chồng này phải được lấp đầy theo kiểu bám sát bề mặt (Conformal) vào các khe hẹp giữa các tấm, nên độ đồng đều của lắng đọng lớp nguyên tử (ALD) quyết định đặc tính linh kiện.
Ngoài ra, kỹ thuật ứng suất (Strain Engineering) để nâng độ linh động hạt tải và việc chọn vật liệu kênh cũng là các biến số quan trọng. Mọc epitaxy một vật liệu có hằng số mạng khác tại nguồn và máng để tạo ứng suất lên kênh sẽ làm tăng độ linh động của điện tử và lỗ trống. Về lâu dài, cũng đang có nghiên cứu áp dụng các kênh độ linh động cao như germani và nhóm III-V hay vật liệu hai chiều lên nanosheet, vượt ra ngoài silic — cho thấy đổi mới vật liệu, chứ không chỉ cấu trúc (GAA), là một trục khác của việc thu nhỏ.
E. Độ biến thiên tiến trình và thách thức sản lượng
Lý do bản chất khiến GAA khó hơn FinFET nằm ở sự gia tăng bước tiến trình và thu hẹp dung sai. Nếu độ tản mát lớn lên ở bất kỳ khâu nào trong sự hoàn chỉnh của việc khắc loại bỏ chọn lọc chỉ SiGe khi giải phóng kênh, độ đồng đều của inner spacer, hay độ bám sát của việc lấp cổng giữa các tấm, thì điện áp ngưỡng và rò rỉ dao động, làm tăng độ biến thiên giữa các linh kiện (Variability). Ở các linh kiện tinh vi, RDF (Random Dopant Fluctuation) — số lượng tạp chất dao động theo thống kê — và độ nhám biên đường mạch (LER) chồng thêm vào, nên việc gom đặc tính của hàng tỷ linh kiện vào một dải hẹp chính là sản lượng. Các bản tin về khó khăn sản lượng 3nm giai đoạn đầu của Samsung là một ví dụ rõ ràng cho thấy độ khó của việc kiểm soát biến thiên này, chứng minh vì sao áp dụng sớm một cấu trúc mới mang theo rủi ro lớn.
4. So sánh các triển khai của foundry và các trường hợp
GAA chung một khái niệm, nhưng cách đặt tên triển khai, nút áp dụng và tổ hợp công nghệ hỗ trợ khác nhau theo từng hãng. Bảng so sánh dưới đây trình bày cùng lúc lý do nảy sinh khác biệt và hàm ý thực tiễn của chúng.
| Phân loại | Samsung | TSMC | Intel |
|---|---|---|---|
| Tên gọi GAA | MBCFET (nanosheet) | Nanosheet | RibbonFET |
| Sản xuất GAA hàng loạt đầu tiên | lớp 3nm (SF3, 2022, đầu tiên của ngành) | từ thế hệ lớp 2nm (N2) | thế hệ 18A (lớp 2nm) |
| Cấp nguồn mặt sau | biến thể cụ thể của dòng SF2 | A16 (Super Power Rail) | 18A (PowerVia, áp dụng sớm) |
| Đặc điểm chiến lược | nhấn mạnh nanosheet điều chỉnh độ rộng, chuyển đổi sớm | chuyển đổi ổn định, lấy hệ sinh thái/sản lượng làm trọng tâm | đeo bám bằng cách áp dụng đồng thời GAA+BSPDN |
Samsung nhắm giành vị thế dẫn đầu công nghệ bằng cách chuyển sang GAA sớm ở 3nm, trước đối thủ một thế hệ, nhưng được cho là đã chật vật ổn định sản lượng ban đầu — minh họa một cách biểu tượng cho sự đánh đổi chiến lược "đẩy sớm thời điểm chuyển đổi cấu trúc, hay chuyển đổi sau khi sản lượng đã chín muồi". Ngược lại, TSMC chọn con đường thận trọng là kéo FinFET đến 3nm rồi mới chuyển sang GAA ở 2nm (N2), ưu tiên sự ổn định của hệ sinh thái/sản lượng. Intel nhắm đuổi kịp những hãng dẫn đầu bằng chiến lược quyết liệt là áp dụng đồng thời GAA (RibbonFET) và BSPDN (PowerVia) ở 18A; đưa hai công nghệ mới vào cùng một nút cùng lúc là lựa chọn làm tăng đồng thời cả tiềm năng bứt phá hiệu năng lẫn rủi ro sản xuất hàng loạt. Như vậy, dù cùng là GAA, kết quả về sản lượng, chi phí và hiệu năng vẫn phân hóa rất lớn tùy theo thời điểm chuyển đổi và tổ hợp công nghệ hỗ trợ.
Về các chỉ số hiệu năng cụ thể, mỗi hãng đã đưa ra các con số với hàm ý rằng thế hệ lớp 2nm GAA nâng hiệu năng khoảng hơn 10% ở cùng công suất, hoặc hạ công suất khoảng 20–30% ở cùng hiệu năng, và cải thiện mật độ logic một biên độ nhất định so với thế hệ trước. Ví dụ, Samsung cho biết 3nm thế hệ đầu (SF3E) cải thiện hiệu quả năng lượng, hiệu năng và diện tích so với FinFET trước đó, còn TSMC công bố N2 cải thiện công suất, hiệu năng và mật độ so với N3. Tuy nhiên, vì các con số này thay đổi theo cơ sở so sánh (cùng công suất hay cùng hiệu năng) và nút mục tiêu và được cập nhật qua mỗi lần công bố, an toàn hơn là hiểu chúng theo xu hướng "cải thiện hiệu quả năng lượng mức hai chữ số phần trăm mỗi thế hệ" thay vì trích dẫn một con số cụ thể một cách quả quyết. Điểm cốt lõi là những cải thiện này không còn đến chỉ từ việc thu nhỏ độ rộng đường mạch như trước, mà từ tổ hợp của cấu trúc (GAA), công suất (BSPDN) và quang khắc (EUV).
Về các trường hợp áp dụng thực tế, AP di động và máy gia tốc AI được nêu là nguồn cầu chính của lớp 2nm GAA. Các SoC di động đầu bảng, nơi hiệu quả năng lượng gắn trực tiếp với tuổi thọ pin, và các máy gia tốc AI trung tâm dữ liệu, nơi hàng chục nghìn chip chạy đồng thời và công suất/nhiệt chi phối tổng chi phí sở hữu (TCO), là những trường hợp mà việc tiết kiệm hàng chục phần trăm công suất mỗi thế hệ chuyển hóa trực tiếp thành giảm chi phí vận hành và phát thải carbon. Điều này cho thấy bước chuyển GAA gắn không phải với sự phô diễn công nghệ đơn thuần mà với năng lực cạnh tranh về công suất và chi phí của thời đại AI.
Xét từ cục diện cạnh tranh foundry, thế hệ GAA cũng là một điểm uốn quan trọng. Thời FinFET, TSMC dẫn dắt thị trường foundry đầu bảng nhờ lợi thế sản lượng/hệ sinh thái, nhưng thời kỳ chuyển đổi cấu trúc mới là GAA vừa là cơ hội để các hãng đi sau đuổi kịp hãng dẫn đầu, vừa là ngã rẽ để hãng dẫn đầu củng cố vị thế. Việc Samsung tung GAA ra trước ở 3nm, và việc Intel thử phản công bằng cách gói GAA cùng BSPDN ở 18A, đều là những canh bạc chiến lược xem thời kỳ chuyển đổi này là chiến trường quyết định. Tuy nhiên, vì thắng bại cuối cùng do sản lượng sản xuất hàng loạt và việc giành khách hàng phân định chứ không phải thứ tự trước sau của việc áp dụng cấu trúc, cạnh tranh GAA có thể gọi là đấu trường nơi cả năng lực công nghệ lẫn năng lực vận hành sản xuất hàng loạt cùng được tranh tài.
5. Chuyên sâu — Hậu GAA (Forksheet/CFET) và lộ trình mới nhất
GAA không phải điểm cuối mà là điểm khởi đầu của sự tiến hóa cấu trúc đẩy mật độ xếp chồng lên cao hơn nữa. Lộ trình của các consortium nghiên cứu bán dẫn như imec vẽ nên thời kỳ sau nanosheet GAA như sau. Trước hết, Forksheet giảm diện tích ô bằng cách dựng một bức tường điện môi giữa nFET và pFET để đặt hai linh kiện gần nhau hơn, và được trình bày như cầu nối giữa nanosheet và CFET. Giai đoạn kế tiếp, CFET (Complementary FET), xếp chồng transistor loại n và loại p theo phương thẳng đứng thay vì cạnh nhau để tích hợp gấp đôi linh kiện trong cùng một diện tích, và được nêu là ứng viên mạnh cho các nút dưới 1nm (lớp A).
Sức hấp dẫn của CFET rất rõ. Xếp chồng transistor loại n và loại p theo phương thẳng đứng tích hợp gấp đôi linh kiện trong cùng một diện tích mặt phẳng, cho phép một sự "ba chiều hóa diện tích" nâng mật độ mà không cần thu nhỏ độ rộng đường mạch thêm. Nhưng cái giá cũng lớn. Tiến trình xếp chồng các linh kiện khác cực tính theo trục thẳng đứng, dây dẫn nối linh kiện trên với dưới, và bài toán nhiệt khi sự tỏa nhiệt của các linh kiện xếp chồng chồng lấn lên nhau đều gần như là những bài toán chưa có lời giải. Trước bước nhảy đột ngột này, Forksheet đóng vai trò cầu nối trung gian nâng mật độ một cách tiệm tiến bằng cách thu hẹp khoảng cách linh kiện với tường điện môi, làm dịu cú sốc về tiến trình/thiết kế khi đi từ nanosheet sang CFET.
Các lộ trình công khai nhìn chung đặt Forksheet vào một thế hệ sau 2nm và CFET vào một thế hệ dưới 1nm quanh năm 2029–2033, nhưng những lịch trình như vậy trong quá khứ có xu hướng trượt khoảng một thế hệ, nên khó tiếp nhận một cách quả quyết. Samsung được cho là, trong một bản cập nhật lộ trình gần đây, đã điều chỉnh lớp 1,4nm (SF1.4) sang năm 2029 và trình bày hướng giới thiệu High-NA EUV từ lớp 1nm (SF1A); TSMC cũng đã công bố lớp 1,4nm (A14) kết hợp GAA thế hệ hai và cấp nguồn mặt sau quanh năm 2028. Vì con số và năm của mỗi hãng thay đổi qua mỗi lần công bố, cần kiểm tra lộ trình chính thức. Hàm ý cốt lõi là trục cạnh tranh thu nhỏ đã dịch chuyển từ con số độ rộng đường mạch sang "tổ hợp của đổi mới cấu trúc (GAA→Forksheet→CFET), đổi mới dây dẫn/công suất (BSPDN), và đổi mới quang khắc (High-NA EUV)".
Bước chuyển này cũng có hàm ý trực tiếp cho công nghiệp trong nước. Samsung và SK hynix cạnh tranh trên cả logic đầu bảng (foundry) lẫn HBM/đóng gói tiên tiến, nên năng lực sản xuất hàng loạt GAA/BSPDN và năng lực tích hợp dị chủng bộ nhớ–logic cùng quyết định sức cạnh tranh quốc gia. Cần một góc nhìn xem bước chuyển GAA không phải là vấn đề của riêng tiến trình logic mà là thách thức chung của toàn bộ hệ sinh thái bộ nhớ/đóng gói/vật liệu-linh kiện-thiết bị, và đây là góc nhìn hữu ích khi gắn một công nghệ linh kiện đơn lẻ với bối cảnh công nghiệp/chính sách trong bài làm của Kỹ sư chuyên nghiệp.
6. Các điểm cân nhắc và hàm ý
Thứ nhất, lựa chọn chiến lược về thời điểm chuyển đổi cấu trúc. Một cấu trúc mới như GAA mang lại bước nhảy về hiệu năng/công suất, nhưng sản lượng ban đầu thấp, nên chuyển đổi sớm có nghĩa là rủi ro sản xuất hàng loạt còn chuyển đổi trễ có nghĩa là mất vị thế dẫn đầu công nghệ. Sự tương phản giữa chuyển đổi 3nm sớm của Samsung và chuyển đổi 2nm thận trọng của TSMC, từ góc nhìn Kỹ sư chuyên nghiệp, có thể được dùng như một ví dụ điển hình cho bài toán ra quyết định phổ quát về "cân bằng thời điểm áp dụng công nghệ mới với mức độ chín muồi của sản lượng".
Thứ hai, tầm quan trọng của tối ưu hóa đồng thời thiết kế-tiến trình (DTCO). Các lợi ích của thế hệ GAA — điều chỉnh độ rộng nanosheet, thiết kế lại ô do BSPDN, tái cấu trúc thư viện ô tiêu chuẩn, v.v. — không được hiện thực trọn vẹn nếu chỉ thay đổi tiến trình. Năng lực DTCO (Design-Technology Co-Optimization), nơi linh kiện, ô và thiết kế được tối ưu hóa cùng nhau, quyết định lợi ích PPA thực tế, và điều này dẫn đến một chiến lược liên kết với hệ sinh thái tài sản thiết kế (IP) và EDA.
Thứ ba, sự tài sản hóa chiến lược từ góc nhìn chuỗi cung ứng/chủ quyền. Nguồn cung cực hạn chế của thiết bị High-NA EUV (trên thực tế là độc quyền của ASML) và sự độc quyền nhóm của các foundry đầu bảng biến tiến trình lớp 2nm thành tài sản an ninh của quốc gia và doanh nghiệp. Nó gắn trực tiếp với các thảo luận về trợ cấp bán dẫn, nội địa hóa, và tái cấu trúc chuỗi cung ứng dựa trên liên minh (chủ quyền số), và đây là một điểm cân nhắc ở tầm quản trị/chính sách vượt ra ngoài một vấn đề kỹ thuật.
Thứ tư, các thách thức mới về nhiệt, công suất và kiểm chứng. BSPDN nâng hiệu quả năng lượng, nhưng việc làm mỏng wafer thay đổi đường tỏa nhiệt, làm thiết kế nhiệt (Thermal) khó hơn, còn việc xếp chồng thẳng đứng như CFET sinh ra nhiễu nhiệt giữa linh kiện trên và dưới. Hơn nữa, các cấu trúc 3D/xếp chồng đòi hỏi tính toàn vẹn về công suất, tín hiệu và nhiệt phải được kiểm chứng cùng nhau ở cấp gói/chiplet, nên việc thiết kế liên kết với chiplet/tích hợp dị chủng (đóng gói 2.5D/3D) và HBM nói trên là thiết yếu. GAA phải được hiểu không như một công nghệ đứng riêng mà như một trục của bước chuyển ở cấp hệ thống, nơi các đổi mới về đóng gói, bộ nhớ, công suất và quang khắc đan cài vào nhau.
Thứ năm, thu hồi chi phí/đầu tư và chiến lược sản xuất hàng loạt. Càng tiến tới các nút đầu bảng, đầu tư fab/thiết bị (đặc biệt là High-NA EUV) và chi phí mặt nạ (mask) tăng vọt, khiến việc đặt mọi sản phẩm lên nút mới nhất trở nên bất hợp lý về kinh tế. Do đó, một sự phân tách tiến trình kiểu chiplet đặt chỉ khối tính toán lên tiến trình đầu bảng GAA và phần còn lại lên các tiến trình đã chín muồi, hoặc một chiến lược thận trọng chuyển đổi sau khi sản lượng chín muồi, có thể hợp lý về mặt chi phí. Cân bằng lợi ích hiệu năng của một công nghệ mới với thu hồi vốn đầu tư và rủi ro là một bài toán ra quyết định quản trị vượt trên lựa chọn công nghệ, và từ góc nhìn Kỹ sư chuyên nghiệp, nó đòi hỏi năng lực thiết kế lộ trình công nghệ cùng với danh mục đầu tư.
Tài liệu tham khảo
- Imec, "Outer wall forksheet: bridging nanosheet and CFET device architectures", https://www.imec-int.com/en/articles/outer-wall-forksheet-bridge-nanosheet-and-cfet-device-architectures-logic-technology
- Wikipedia, "Backside power delivery", https://en.wikipedia.org/wiki/Backside_power_delivery
- Tom's Hardware, "Samsung Foundry updates process roadmap (1.4nm to 2029, High-NA for 1nm-class)", https://www.tomshardware.com/tech-industry/samsung-foundry-updates-process-roadmap-to-move-1-4nm-node-to-2029-high-na-euv-will-enable-1nm-class-and-smaller-nodes-in-2030-and-beyond
Tóm tắt một câu: GAA là cấu trúc transistor lớp 2nm mà cổng bao bọc hoàn toàn kênh nanosheet ở mọi phía để kìm hãm hiệu ứng kênh ngắn và nâng hiệu quả năng lượng; kết hợp với nanosheet điều chỉnh độ rộng, cấp nguồn mặt sau (BSPDN) và High-NA EUV, nó thay thế FinFET và tạo thành trục đổi mới thu nhỏ tiếp nối sang Forksheet và CFET.