FPGA (Field Programmable Gate Array)
1. Tổng quan
A. Định nghĩa
FPGA (Field Programmable Gate Array) là một linh kiện bán dẫn mà người dùng có thể tự do tái cấu hình (reconfigure) các kết nối của mạch logic bên trong ngay tại hiện trường (field) kể cả sau khi đã chế tạo; nó bố trí các khối logic (LUT·flip-flop) cùng hệ thống dây nối lập trình được (interconnect) liên kết chúng theo dạng ma trận (array), và hiện thực hóa một mạch số bất kỳ bằng phần cứng thông qua việc nạp thông tin kết nối dưới dạng bitstream — một linh kiện tính toán tái cấu hình (reconfigurable computing).
Lý do căn bản khiến FPGA ra đời nằm ở khoảng trống giữa tính cứng nhắc của ASIC (Application Specific Integrated Circuit) và tính kém hiệu quả của CPU. ASIC cố định một chức năng cụ thể thành mạch chuyên dụng nên đạt hiệu năng và hiệu quả năng lượng cao nhất, nhưng mạch một khi đã chế tạo thì không thể thay đổi, và việc làm mask tốn chi phí ban đầu (NRE, Non-Recurring Engineering) hàng tỷ đến hàng chục tỷ won cùng chu kỳ thiết kế·kiểm chứng từ vài tháng đến hơn một năm. Ngược lại, các bộ xử lý đa dụng như CPU/GPU có thể chạy bất cứ thứ gì bằng phần mềm, nhưng do phụ phí của kiến trúc von Neumann là nạp·giải mã·thực thi lệnh, hiệu năng trên mỗi watt giảm khi lặp lại một phép tính cụ thể. FPGA chiếm vị trí độc đáo ở giữa hai bên với đặc tính "vừa có tính song song và độ trễ thấp xác định của phần cứng, vừa có thể thay đổi thiết kế như phần mềm."
Giá trị này càng lớn khi môi trường công nghiệp thay đổi. Ở các lĩnh vực có quy cách thay đổi thường xuyên như chuẩn truyền thông (5G·Wi-Fi), codec video, mô hình AI, việc ASIC cố định phần cứng trước khi chuẩn được hoàn thiện là rủi ro. FPGA chỉ cần thay bitstream khi chuẩn được sửa đổi hoặc thuật toán thay đổi, nên rút ngắn mang tính đột phá thời gian ra thị trường (TTM, Time To Market). Hơn nữa, trong sản xuất số lượng ít·đa chủng loại hoặc ở giai đoạn tạo nguyên mẫu trước khi sản xuất hàng loạt ASIC, FPGA có ưu thế kinh tế áp đảo. Gần đây, ở các lĩnh vực mà độ trễ (latency) chính là giá trị — tăng tốc suy luận AI tại trung tâm dữ liệu, tăng tốc mạng (SmartNIC), giao dịch tần suất cao (HFT) — khả năng đáp ứng xác định dưới mức micro giây của FPGA đang được chú ý trở lại.
B. Bối cảnh ra đời và sự cần thiết
Kể từ khi Xilinx tung ra FPGA thương mại đầu tiên (XC2064) vào năm 1985, FPGA đã mở rộng từ vai trò thay thế glue logic đơn giản đến bộ tăng tốc tại trung tâm dữ liệu ngày nay. Đằng sau sự mở rộng này có ba áp lực. Thứ nhất, với sự chậm lại của định luật Moore và bức tường năng lượng, việc mở rộng xung nhịp·lõi của CPU đa dụng gặp giới hạn, và các kiến trúc chuyên biệt theo miền (DSA) tăng tốc một workload cụ thể bằng phần cứng chuyên dụng nổi lên. Thứ hai, sự tiến hóa nhanh của các chuẩn AI·truyền thông làm tăng nhu cầu tăng tốc mà không cố định phần cứng. Thứ ba, ở các lĩnh vực như biên, quốc phòng, hàng không vũ trụ cần sản xuất số lượng ít, nâng cấp tại hiện trường và đặc tính chịu bức xạ (rad-hard), tính tái cấu hình trở nên thiết yếu.
C. Đặc điểm
Bản chất của FPGA được tóm tắt qua các đặc điểm sau.
- Tính tái cấu hình (Reconfigurability): Có thể thay đổi mạch chỉ bằng việc hoán đổi bitstream, cho phép ứng phó linh hoạt với vá lỗi, bổ sung tính năng và thay đổi chuẩn.
- Tính song song không gian (Spatial Parallelism): Hàng nghìn đến hàng triệu ô logic hoạt động đồng thời, trải các phép tính lặp·pipeline ra phần cứng để xử lý.
- Độ trễ thấp xác định (Deterministic Low Latency): Không có OS·cache·dự đoán rẽ nhánh nên thời gian đáp ứng dự đoán được ở mức chu kỳ.
- Điểm trung gian về hiệu quả năng lượng: Với cùng một phép tính, hiệu năng trên mỗi watt cao hơn CPU/GPU, nhưng do phụ phí tái cấu hình nên không bằng ASIC.
- Độ khó thiết kế cao và ràng buộc tài nguyên: Cần kiến thức về RTL và timing closure, và phải khớp thiết kế trong phạm vi tài nguyên logic·bộ nhớ sẵn có.
- Khả năng nâng cấp tại hiện trường: Ngay cả sau khi triển khai vẫn có thể cập nhật bitstream từ xa, cho phép cải thiện hiệu năng, vá bảo mật và hỗ trợ chuẩn mới.
2. Cấu trúc bên trong và các thành phần của FPGA
FPGA sẽ rõ ràng nhất khi được hiểu theo ba lớp: 'logic lập trình được + dây nối lập trình được + khối cứng nhúng'. Điểm cốt lõi là nó tạo logic tổ hợp bất kỳ bằng các bộ nhớ nhỏ chứa bảng chân trị (LUT), lưu trạng thái bằng flip-flop, và tự do kết nối chúng bằng hệ thống dây dạng ma trận. Sơ đồ cấu trúc dưới đây cho thấy toàn bộ cấu thành của fabric FPGA.
flowchart TB
subgraph FPGA["Fabric FPGA"]
direction TB
IOB["Khối I/O(IOB)<br/>LVDS·transceiver tốc độ cao"]
subgraph FABRIC["Mảng logic lập trình được"]
CLB1["CLB(LUT+FF)"]
CLB2["CLB(LUT+FF)"]
SW["Ma trận chuyển mạch<br/>(dây nối lập trình được)"]
BRAM["Block RAM(BRAM)"]
DSP["Lát DSP<br/>(nhân·tích lũy MAC)"]
end
CLK["Cây xung nhịp·PLL/MMCM"]
HARD["IP cứng<br/>(PCIe·DDR·Ethernet MAC)"]
end
IOB --> FABRIC
CLB1 <--> SW
CLB2 <--> SW
SW <--> BRAM
SW <--> DSP
CLK --> FABRIC
HARD <--> FABRIC
style FABRIC fill:#e8f0fe,stroke:#2f6fed,stroke-width:2px
style DSP fill:#eafbea,stroke:#2f9e44,stroke-width:1px
style BRAM fill:#eafbea,stroke:#2f9e44,stroke-width:1px
A. Khối logic cấu hình được (CLB, Configurable Logic Block). Đây là trái tim của FPGA. Cốt lõi là bảng tra cứu (LUT, Look-Up Table): một LUT 6 đầu vào thông thường lưu bảng chân trị trong SRAM 64 bit và tính một hàm tổ hợp 6 biến trong một chu kỳ. Nghĩa là thay vì tạo cổng logic trực tiếp, nó hiện thực một hàm Boole bất kỳ theo cách "ghi trước giá trị đầu ra cho từng tổ hợp đầu vào vào bộ nhớ rồi đọc ra." Cùng với LUT, CLB có flip-flop (FF) để tạo logic tuần tự (thanh ghi) và dùng chuỗi nhớ (carry chain) chuyên dụng để xử lý nhanh các phép số học như bộ cộng. Hàng trăm nghìn đến hàng triệu CLB tập hợp lại tạo thành một mạch song song khổng lồ.
B. Interconnect lập trình được và ma trận chuyển mạch. Dù có nhiều CLB đến đâu, chúng cũng vô nghĩa nếu không được kết nối tự do. Một phần đáng kể diện tích FPGA thực ra do hệ thống dây và ma trận chuyển mạch chiếm giữ, và bitstream quyết định on/off của các chuyển mạch này để tạo đường dẫn giữa các khối logic. Đây là lý do hiệu năng thiết kế (tần số hoạt động tối đa) phụ thuộc nhiều vào chất lượng place-and-route — nếu tín hiệu phải vòng đến CLB ở xa thì độ trễ dây tăng và không đáp ứng được timing.
C. Khối cứng nhúng (BRAM·DSP·IP cứng). Tạo mọi thứ bằng LUT thì kém hiệu quả, nên các chức năng hay dùng được nhúng sẵn thành silicon chuyên dụng (hard block). Block RAM (BRAM) là bộ nhớ trên chip theo đơn vị hàng chục Kb dùng cho buffer·FIFO·cache, còn lát DSP là bộ nhân-tích lũy (MAC) được nối cứng, là hạt nhân của xử lý tín hiệu và tính toán AI. Các FPGA cao cấp nhúng bộ điều khiển bộ nhớ PCIe·DDR·100G Ethernet MAC·transceiver SerDes tốc độ cao dưới dạng IP cứng, tránh tổn thất tài nguyên·hiệu năng khi hiện thực chúng bằng LUT.
D. Tích hợp xung nhịp·I/O·SoC. Một cây xung nhịp và PLL/MMCM chuyên dụng cung cấp xung nhịp jitter thấp khắp toàn chip và quản lý nhiều miền xung nhịp. Các khối I/O hỗ trợ nhiều chuẩn điện (LVDS·LVCMOS) và transceiver hàng chục Gbps. Hơn nữa, SoC FPGA (ví dụ: AMD Zynq, Intel Agilex SoC) tích hợp bộ xử lý cứng như lõi ARM (PS, Processing System) và fabric FPGA (PL, Programmable Logic) trên một chip, kết hợp tính linh hoạt của phần mềm với khả năng tăng tốc phần cứng.
| Thành phần | Vai trò | Ẩn dụ |
|---|---|---|
| LUT | Hiện thực logic tổ hợp bất kỳ (bộ nhớ bảng chân trị) | Khối Lego cơ bản của logic |
| flip-flop (FF) | Lưu trạng thái (logic tuần tự) | Phần tử nhớ 1 bit |
| interconnect/chuyển mạch | Kết nối dây giữa các khối | Mạng lưới đường của mạch |
| BRAM | Buffer bộ nhớ trên chip | Sổ tay nháp làm việc |
| lát DSP | Tăng tốc nhân-tích lũy (MAC) | Máy tính chuyên dụng |
| IP cứng | PCIe·DDR·Ethernet, v.v. | Linh kiện có sẵn |
3. Luồng thiết kế FPGA (Design Flow)
Phát triển FPGA tương tự biên dịch phần mềm, nhưng khác biệt mang tính quyết định ở chỗ sản phẩm cuối không phải 'tệp thực thi' mà là 'bảng kết nối mạch (bitstream)'. Nhà thiết kế mô tả bằng ngôn ngữ mô tả phần cứng không phải 'tính cái gì' mà là 'tạo mạch nào', và công cụ chuyển nó thành việc đặt ô logic và đi dây thực tế. Dưới đây là luồng thiết kế điển hình.
flowchart LR
A["Nhập thiết kế<br/>(Verilog/VHDL RTL · HLS C/C++)"] --> B["Tổng hợp logic<br/>(Synthesis)"]
B --> C["Đặt·đi dây<br/>(Place and Route)"]
C --> D["Phân tích timing tĩnh<br/>(STA)"]
D -->|Vi phạm timing| B
D -->|Đạt| E["Tạo bitstream<br/>(Bitstream)"]
E --> F["Cấu hình thiết bị<br/>(Configuration/Download)"]
A -.kiểm chứng.-> V["Mô phỏng chức năng<br/>(Testbench)"]
C -.kiểm chứng.-> V
style B fill:#e8f0fe,stroke:#2f6fed,stroke-width:1px
style C fill:#e8f0fe,stroke:#2f6fed,stroke-width:1px
style E fill:#eafbea,stroke:#2f9e44,stroke-width:2px
A. Nhập thiết kế và kiểm chứng. Theo truyền thống, hành vi của mạch được mô tả ở mức thanh ghi·logic tổ hợp bằng ngôn ngữ RTL (Register Transfer Level) như Verilog·VHDL. Ở mỗi giai đoạn, mô phỏng chức năng dựa trên testbench kiểm chứng xem thiết kế có hoạt động đúng ý đồ hay không. Gần đây, HLS (High-Level Synthesis) chuyển tự động C/C++/OpenCL thành RTL để nâng năng suất đang lan rộng.
B. Tổng hợp logic (Synthesis). Giai đoạn này ánh xạ mã RTL sang tài nguyên thực tế của FPGA (LUT·FF·DSP·BRAM) và tương ứng với việc biên dịch phần mềm. Công cụ tổng hợp thực hiện tối ưu đại số Boole và ánh xạ công nghệ (technology mapping) để tạo netlist. Vì lượng tài nguyên sử dụng và độ trễ dự kiến được quyết định ở đây, phong cách viết mã ảnh hưởng trực tiếp đến chất lượng kết quả (QoR).
C. Đặt·đi dây (Place and Route) và timing closure. Mỗi phần tử logic của netlist được đặt (place) tại vị trí vật lý trên chip và kết nối (route) qua ma trận chuyển mạch. Tiếp đó phân tích timing tĩnh (STA) kiểm tra xem mọi đường tín hiệu có đến trong chu kỳ xung nhịp mục tiêu hay không. Nếu có vi phạm (negative slack), vòng lặp timing closure — điều chỉnh ràng buộc (constraints) hoặc sửa thiết kế rồi tổng hợp lại — là quá trình khó khăn nhất trong phát triển FPGA. Ví dụ, nếu một thiết kế nhắm 300MHz chỉ đạt 280MHz do độ trễ dây, phải thêm tầng pipeline hoặc bố trí lại logic.
D. Tạo bitstream và cấu hình. Kết quả place-and-route cuối cùng được mã hóa thành bitstream, và khi tải nó xuống FPGA thì nội dung của các chuyển mạch và LUT được thiết lập để mạch 'sống dậy'. Vì FPGA dựa trên SRAM mất cấu hình khi tắt nguồn, nó nạp bitstream từ flash ngoài mỗi lần khởi động.
4. So sánh các loại FPGA và các trường hợp ứng dụng
A. Phân loại theo bộ nhớ cấu hình. FPGA được chia theo cách lưu cấu hình mạch. Loại dựa trên SRAM tái cấu hình nhanh và thuận lợi cho thu nhỏ tiến trình nên là dòng chủ đạo (AMD·Intel), nhưng vì dễ bay hơi nên cần bộ nhớ khởi động ngoài và có nguy cơ lộ cấu hình khi cấp nguồn. Loại dựa trên flash (Microchip/Microsemi) không bay hơi nên khởi động tức thì, tiêu thụ ít điện và thuận lợi về bảo mật. Loại antifuse chỉ lập trình được một lần nhưng có đặc tính chịu bức xạ xuất sắc nên dùng trong vệ tinh·quốc phòng. Như vậy, dù là 'cùng một FPGA', lựa chọn vẫn thay đổi theo lĩnh vực ứng dụng.
B. So sánh với CPU·GPU·ASIC. Khác biệt giữa bốn linh kiện được giải thích bằng 'sự đánh đổi giữa tính linh hoạt và hiệu quả'. CPU linh hoạt nhất nhưng thông lượng·hiệu quả năng lượng thấp; GPU mạnh ở song song dữ liệu quy mô lớn (SIMT) nhưng độ trễ lớn và tiêu thụ điện nhiều. ASIC có hiệu quả cao nhất nhưng tính linh hoạt bằng 0 và NRE khổng lồ. FPGA, ở giữa, cung cấp độ trễ thấp và hiệu quả năng lượng cao cùng với tính linh hoạt.
| Phân loại | CPU | GPU | FPGA | ASIC |
|---|---|---|---|---|
| tính linh hoạt | cao nhất (SW) | cao (SW) | cao (tái cấu hình) | không (cố định) |
| độ trễ (latency) | trung bình | cao | rất thấp (xác định) | rất thấp |
| hiệu quả năng lượng | thấp | trung bình | cao | cao nhất |
| chi phí ban đầu (NRE) | không | không | thấp | rất cao |
| TTM | tức thì | tức thì | vài tuần–vài tháng | vài tháng–hơn 1 năm |
| lĩnh vực phù hợp | điều khiển đa dụng | huấn luyện AI·song song số lượng lớn | tăng tốc độ trễ thấp·số lượng ít đa chủng | sản xuất hàng loạt số lượng lớn |
Sự đánh đổi này cũng được giải thích bằng sản lượng hòa vốn. ASIC có NRE lớn nhưng đơn giá rất thấp, nên khi sản lượng vượt một quy mô nhất định (thường là hàng chục nghìn đến hàng trăm nghìn đơn vị) thì tổng chi phí rẻ hơn FPGA. Ngược lại, khi sản lượng ít hoặc khả năng thay đổi thiết kế cao, tổng chi phí sở hữu (TCO) của FPGA — gần như không có NRE và chi phí thiết kế lại thấp — lại có lợi. Do đó, phân chia FPGA·ASIC theo các trục 'sản lượng dự kiến × vòng đời × tần suất thay đổi' là điểm xuất phát của quyết định thực tiễn, và nhiều doanh nghiệp áp dụng chiến lược theo giai đoạn: ra mắt·kiểm chứng trước bằng FPGA, rồi chuyển sang ASIC khi sản lượng đã xác định.
C. Trường hợp ứng dụng công nghiệp (cụ thể·số liệu). Thứ nhất, trong suy luận AI tại trung tâm dữ liệu, Microsoft đã triển khai FPGA quy mô lớn vào tìm kiếm Bing và Azure qua dự án 'Catapult/Brainwave', cung cấp suy luận AI thời gian thực với độ trễ thấp ngay cả ở kích thước lô (batch) bằng 1. Thứ hai, trong giao dịch tần suất cao (HFT) tài chính, xử lý gói mạng và logic đặt lệnh được hiện thực trên FPGA để đạt độ trễ 'tick-to-trade' ở mức vài trăm nano giây đến 1 micro giây, bảo đảm lợi thế giao dịch với phản ứng nhanh gấp hàng chục lần CPU. Thứ ba, ở trạm gốc 5G·SmartNIC, xử lý tín hiệu băng gốc và offload mạng (mã hóa, chuyển mạch ảo) — vốn có chuẩn liên tục tiến hóa — được tăng tốc bằng FPGA, nên khi chuẩn sửa đổi thì xử lý bằng cập nhật firmware. Thứ tư, FPGA đám mây (các phiên bản AWS EC2 F1/F2) cho phép người dùng thuê bộ tăng tốc FPGA theo giờ để phân tích hệ gen·chuyển mã video·tính toán rủi ro tài chính.
5. Chuyên sâu: Xu hướng mới nhất và sự tiến hóa sang tính toán thích ứng
Hệ sinh thái FPGA đang tiến hóa nhanh theo hai trục: 'dân chủ hóa thiết kế phần cứng' và 'tích hợp dị chủng'.
A. Tổng hợp mức cao (HLS) và năng suất phát triển. Rào cản lớn nhất cho việc phổ cập FPGA là độ khó của thiết kế RTL. Để hạ nó xuống, HLS chuyển C/C++/OpenCL thành RTL, và các overlay dựa trên Python (ví dụ: PYNQ) cho phép cả lập trình viên phần mềm dùng bộ tăng tốc đã lan rộng. Đây là thay đổi mở rộng FPGA từ 'lĩnh vực của chuyên gia HDL' thành 'công cụ tăng tốc của lập trình viên phổ thông'.
B. Tái cấu hình một phần (Partial Reconfiguration). Đây là kỹ thuật chỉ thay thế một phần vùng khi đang hoạt động mà không dừng toàn chip, nên có thể hoán đổi các bộ tăng tốc khác nhau theo thời gian trên một FPGA. Nó được dùng để chuyển đổi động các hàm tăng tốc theo từng tenant ở trung tâm dữ liệu, hoặc chuyển chế độ truyền thông ở trạm gốc vô tuyến. Điều này tạo hiệu ứng tái sử dụng tài nguyên logic hạn chế theo kiểu 'phân chia thời gian', giúp cả thiết bị nhỏ cũng chứa được nhiều chức năng hơn. Tuy nhiên, nó kèm theo chi phí là độ phức tạp thiết kế tăng, vì thiết kế giao diện giữa các vùng thay thế và bảo đảm an toàn trong lúc cấu hình là khó.
C. Tính toán thích ứng (ACAP) và AI Engine. Các sản phẩm thế hệ mới như Versal của AMD và Agilex của Intel đã tiến hóa thành 'Nền tảng tăng tốc tính toán thích ứng (ACAP)' tích hợp vào fabric FPGA truyền thống AI engine kiểu vector (mảng lõi VLIW/SIMD)·NoC (Network-on-Chip)·bộ xử lý cứng. Phép tính ma trận của suy luận AI do AI engine chuyên dụng đảm nhận, tiền/hậu xử lý do người dùng định nghĩa do fabric FPGA, còn điều khiển do lõi ARM, xử lý các workload dị chủng trên một chip.
D. Toolchain nguồn mở và sự mở cửa hệ sinh thái. Trong thời gian dài, phát triển FPGA bị trói buộc vào các công cụ đóng phụ thuộc nhà cung cấp, nhưng gần đây các công cụ tổng hợp·place-and-route nguồn mở như Yosys·nextpnr, cùng với nghiên cứu về định dạng bitstream công khai (ví dụ: Project IceStorm), đã tiến triển, hình thành luồng phát triển mở lấy FPGA cỡ nhỏ làm trung tâm. Điều này hạ rào cản gia nhập cho giới học thuật·startup và thúc đẩy thiết kế phần cứng tái lập được, trở thành động lực lâu dài mở rộng nền tảng sử dụng FPGA.
E. Liên kết Chiplet·eFPGA·CXL. Theo phương thức chiplet, die FPGA và die HBM·I/O được tích hợp theo kiểu 2.5D/3D để nâng băng thông, và eFPGA (embedded FPGA) — nhúng một IP FPGA nhỏ bên trong SoC — trao tính tái cấu hình một phần cho ASIC. Ngoài ra, các bộ tăng tốc FPGA kết nối nhất quán cache với CPU·bộ nhớ qua interconnect CXL đang được nghiên cứu·thương mại hóa, nổi lên như hạt nhân của tăng tốc chia sẻ bộ nhớ. (Xem [[cxl-compute-express-link]], [[chiplet]])
6. Các điểm cần cân nhắc và hàm ý
Việc áp dụng FPGA phải được đánh giá tổng hợp — 'khi nào·cái gì·như thế nào' — từ góc nhìn của Kỹ sư chuyên nghiệp.
- Chiến lược áp dụng (khi nào là FPGA?): Phán đoán theo sản lượng·vòng đời·tần suất thay đổi. Nếu sản xuất hàng loạt số lượng lớn đã xác định và quy cách ổn định thì ASIC có lợi; nếu sản xuất số lượng ít đa chủng hoặc chuẩn·thuật toán biến động và cần tạo nguyên mẫu trước khi sản xuất hàng loạt ASIC thì FPGA phù hợp. Ở trung tâm dữ liệu, đưa nó vào một cách chọn lọc cho các workload mà 'độ trễ chính là giá trị'.
- Quản lý sự đánh đổi: FPGA có hiệu quả năng lượng·độ trễ tốt hơn CPU/GPU nhưng độ khó thiết kế cao, đơn giá đắt hơn ASIC, và do phụ phí tái cấu hình nên không đạt tới hiệu năng tối đa của ASIC. Tổ chức phải cân nhắc đồng thời năng lực phát triển (nhân lực RTL·timing closure), TTM và tổng chi phí sở hữu (TCO).
- Bảo mật (bitstream·chuỗi cung ứng): Vì loại dựa trên SRAM nạp bitstream từ bộ nhớ ngoài khi khởi động nên mã hóa·xác thực bitstream (AES·HMAC) và chống giả mạo (anti-tamper) là thiết yếu. Tính tái cấu hình cũng sinh ra các mối đe dọa chuỗi cung ứng mới như 'ngựa thành Troy phần cứng'·tiêm bitstream độc hại, nên việc kiểm chứng tính toàn vẹn của IP thiết kế và quá trình cấu hình là quan trọng.
- Năng lực tổ chức và TCO: Thành bại của FPGA rốt cuộc phụ thuộc vào con người. Phải tính ngay từ đầu việc bảo đảm nhân lực có năng lực thiết kế RTL, timing closure, tự động hóa kiểm chứng, cùng tổng chi phí sở hữu bao gồm giấy phép công cụ nhà cung cấp·thời gian phát triển. Dù HLS·các khung mức cao đang hạ rào cản gia nhập, chiến lược phải phản ánh rằng để khai thác hiệu năng cao vẫn cần tư duy phần cứng.
- Triển vọng và công nghệ liên kết: FPGA đang được tái tổ chức vượt khỏi một linh kiện đơn lẻ để trở thành trung tâm của tích hợp dị chủng·tính toán thích ứng·tăng tốc chia sẻ bộ nhớ. Trong sự phân chia vai trò với GPU ([[multi-gpu]])·NPU ([[npu]])·ASIC·chiplet ([[chiplet]])·CXL ([[cxl-compute-express-link]]), FPGA sẽ giữ vị trí độc đáo là 'tăng tốc cần tính linh hoạt' và được kỳ vọng vẫn là trục cốt lõi của AI·truyền thông·biên.
Tài liệu tham khảo
- AMD(Xilinx), "What is an FPGA? Field Programmable Gate Array", https://www.amd.com/en/products/adaptive-socs-and-fpgas/fpga/what-is-an-fpga.html
- Intel(Altera), "FPGA Architecture Overview", https://www.intel.com/content/www/us/en/products/programmable.html
- Microsoft Research, "A Configurable Cloud for Accelerating Applications (Catapult)", https://www.microsoft.com/en-us/research/project/project-catapult/
- AWS, "Amazon EC2 F2 Instances (FPGA)", https://aws.amazon.com/ec2/instance-types/f2/
Tóm tắt một câu: FPGA là linh kiện tái cấu hình hiện thực mạch số bất kỳ bằng phần cứng thông qua việc tái cấu hình LUT·flip-flop và dây nối lập trình được bằng bitstream; nằm giữa hiệu quả của ASIC và tính linh hoạt của CPU, nó đang tiến hóa thành trục cốt lõi của tăng tốc AI·truyền thông·biên với vũ khí là tăng tốc song song độ trễ thấp và TTM nhanh.