Quang khắc EUV (Cực tím cực đoan) và công nghệ quang khắc bán dẫn thế hệ mới

1. Tổng quan

A. Định nghĩa

Quang khắc EUV (Extreme Ultraviolet, cực tím cực đoan) là công nghệ quang khắc (Lithography) dùng ánh sáng cực tím cực đoan có bước sóng 13.5nm làm nguồn sáng để khắc các mẫu mạch lên wafer bán dẫn; nó hiện thực hóa các mẫu siêu mịn cỡ vài nanomet mà quang khắc cực tím sâu (DUV, 193nm) không thể vẽ trong một lần, theo cách gần với phơi sáng đơn (Single Exposure) nhất có thể, đóng vai trò là công nghệ chế tạo cốt lõi cho phép các tiến trình tiên tiến dưới 7nm.

Bản chất của chế tạo bán dẫn là "sao chép" bản vẽ mạch đã thiết kế lên wafer bằng ánh sáng, và độ rộng đường tối thiểu có thể vẽ bị ràng buộc căn bản bởi bước sóng của nguồn sáng. Như phương trình Rayleigh độ phân giải = k₁ × λ / NA cho thấy, bước sóng (λ) càng ngắn và khẩu độ số (NA) càng lớn thì càng vẽ được mẫu mịn hơn. Vì quang khắc DUV dừng lại ở bước sóng 193nm, nên để thu nhỏ độ rộng đường phải dựa vào đa mẫu hóa (Multiple Patterning) — chia cùng một lớp thành nhiều lần phơi — và điều này làm bùng nổ số bước tiến trình, số mặt nạ, chi phí và tỉ lệ lỗi. EUV mở ra con đường vẽ mẫu mịn trong một lần mà không cần đa mẫu hóa, nhờ rút ngắn bước sóng từ 193nm xuống 13.5nm, tức khoảng 14 lần. ASML của Hà Lan trên thực tế là nhà cung cấp thiết bị thương mại duy nhất, còn Samsung Electronics, TSMC, Intel và SK hynix áp dụng nó vào các tiến trình logic tiên tiến và DRAM.

B. Bối cảnh ra đời và sự cần thiết

Bối cảnh khiến EUV trở thành yêu cầu tất yếu có ba tầng áp lực. Thứ nhất là việc đa mẫu hóa DUV chạm giới hạn. Để hiện thực các mẫu mịn dưới 10nm bằng DUV, một lớp phải được chia thành hai (LELE) hay bốn (SAQP) lần phơi; số lần chia càng tăng thì mặt nạ được thêm vào hàng chục chiếc, và giữa mỗi lần phơi lại chen vào công đoạn khắc axit/lắng đọng, làm sai số chồng lớp (Overlay), chi phí và chu kỳ (TAT) xấu đi theo cấp số nhân. Thứ hai là đòi hỏi của ngành đối với việc duy trì Định luật Moore. Để đáp ứng mật độ transistor mà AI, di động và trung tâm dữ liệu yêu cầu, việc thu nhỏ độ rộng đường phải tiếp tục, và phương tiện kinh tế duy nhất để đạt điều đó là rút ngắn bước sóng nguồn sáng.

Thứ ba là sự thất bại của bước sóng trung gian (157nm, phương án thay thế ngoài EUV). Đầu những năm 2000, ngành công nghiệp đã xem xét quang khắc laser F₂ 157nm làm ứng viên thế hệ mới, nhưng nó bị loại bỏ trên thực tế do khuyết tật và vấn đề chi phí của vật liệu thấu kính (CaF₂), nên cuối cùng nguồn lực tập trung vào EUV mà không có phương án thay thế. Tuy nhiên, 13.5nm bị hầu hết mọi vật chất hấp thụ nên không dùng được thấu kính (quang học truyền qua) và cần chân không, đồng thời việc bảo đảm nguồn sáng mạnh cực kỳ khó khăn — chỉ riêng việc thương mại hóa đã mất khoảng 20 năm. Nó cuối cùng đã định hình thành công nghệ sản xuất hàng loạt vào năm 2019, khi TSMC lần đầu áp dụng EUV ở quy mô lớn tại 7nm (N7+) và Samsung tại 7nm (7LPP). Như vậy EUV là sản phẩm của sự ăn khớp giữa đòi hỏi vật lý — "bước sóng phải thu nhỏ thì việc thu nhỏ mới tiếp tục" — với sự kiên trì kỹ thuật đã vượt qua nó suốt 20 năm.

Trong kỳ thi Kỹ sư chuyên nghiệp, chủ đề này được ra đề trong bối cảnh "công nghệ tiến trình mịn để duy trì Định luật Moore", "bá quyền chuỗi cung ứng và thiết bị bán dẫn", và "đánh đổi chi phí chế tạo và sản lượng". Ngoài việc chỉ ghi nhớ thông số thiết bị, cần giải thích được vì sao phải là 13.5nm, vì sao sinh ra thế độc quyền của ASML, và việc chuyển sang High-NA buộc phải thay đổi tiến trình, thiết kế ra sao, từ góc nhìn chuyển dịch hệ hình công nghệ.

C. Đặc trưng cốt lõi

Quang khắc EUV có bốn đặc trưng bản chất phân biệt nó với các công nghệ quang khắc trước đây. Thứ nhất, bước sóng siêu ngắn (13.5nm) rút giảm mạnh mẽ số hạng bước sóng trong phương trình Rayleigh, nâng độ phân giải phơi sáng đơn. Thứ hai, vì 13.5nm bị mọi vật chất hấp thụ, nó buộc phải có chân không toàn tuyến và quang học phản xạ — một kiến trúc phần cứng khác biệt căn bản so với DUV. Thứ ba, hành vi ngẫu nhiên bắt nguồn từ sự thiếu hụt photon trở thành biến số cốt lõi của hiệu năng và sản lượng, khiến việc kiểm soát tiến trình chuyển từ "tất định luận" sang "quản lý xác suất". Thứ tư, đó là một công nghệ tập trung hệ sinh thái trong đó nguồn sáng, quang học, mặt nạ, chất cản quang, đo lường và phần mềm phải ăn khớp như một thể thống nhất.

Bốn đặc trưng này đan xen lẫn nhau. Để có được lợi thế của bước sóng ngắn, nó phải gánh các ràng buộc của quang học phản xạ và chân không; các ràng buộc đó làm tăng tổn thất ánh sáng và đòi hỏi nguồn sáng công suất cao; và các mẫu mịn đến lượt mình lại sinh ra khuyết tật ngẫu nhiên đòi hỏi sự bù trừ trên toàn hệ sinh thái như chất cản quang và quang khắc tính toán. Vì vậy, hiểu EUV nghĩa là bao quát không phải một thiết bị đơn lẻ mà là toàn bộ chuỗi ràng buộc lẫn nhau này.

2. Cấu trúc và nguyên lý vận hành của hệ thống quang khắc EUV

Thiết bị quang khắc EUV được cấu thành thành một chuỗi quang học: "tạo ánh sáng (nguồn sáng) → gom và chiếu (quang học chiếu sáng) → phản xạ lên mặt nạ (reticle) → chiếu thu nhỏ lên wafer (quang học chiếu)". Sơ đồ cấu trúc tổng thể dưới đây biểu thị đường đi từ khi photon được sinh ra đến khi hình thành mẫu trên wafer.

flowchart LR
  SRC["Nguồn sáng (LPP)<br/>giọt thiếc + laser CO2"] --> COL["Gương gom sáng (Collector)<br/>gương phản xạ đa lớp elip"]
  COL --> ILL["Hệ quang học chiếu sáng<br/>(nhiều gương đa lớp)"]
  ILL --> MASK["Mặt nạ phản xạ (Reticle)<br/>đa lớp Mo/Si + lớp hấp thụ"]
  MASK --> PO["Hệ quang học chiếu (POB)<br/>chiếu thu nhỏ 4x/8x"]
  PO --> WAFER["Wafer + chất cản quang<br/>(phản ứng quang hóa → mẫu)"]
  subgraph VAC["chân không toàn tuyến + quang học phản xạ"]
    COL
    ILL
    MASK
    PO
  end

A. Nguồn sáng: plasma thiếc (Sn) và phương pháp LPP

Cửa ải khó nhất trong công nghệ EUV là tạo ra một cách ổn định nguồn sáng 13.5nm đủ sáng. Thiết bị thương mại dùng phương pháp LPP (Laser-Produced Plasma, plasma do laser tạo ra). Các giọt thiếc (Sn) nhỏ được phun vào buồng chân không khoảng 50.000 lần mỗi giây, và laser CO₂ công suất cao đánh vào chúng theo hai giai đoạn (xung sơ bộ dàn phẳng giọt, rồi xung chính đánh vào) để tạo plasma ion hóa cao ở hàng trăm nghìn độ C; plasma này phát ra ánh sáng cực tím cực đoan ở dải 13.5nm.

Vấn đề là hiệu suất và công suất. Chỉ vài phần trăm năng lượng laser tới được chuyển thành EUV, nên để có nguồn sáng vài trăm watt cần cho sản xuất hàng loạt thì cần laser CO₂ cỡ hàng chục kilowatt. Công suất nguồn sáng quyết định trực tiếp thông lượng (Throughput, WPH), nên ASML và công ty con về nguồn sáng Cymer đã nâng công suất lên trên 250W để đạt mức xử lý hơn 150–200 wafer mỗi giờ. Ngoài ra, mảnh vụn thiếc bắn ra từ plasma làm nhiễm bẩn gương gom sáng và hạ độ phản xạ, nên giảm thiểu mảnh vụn (Debris) — rửa trôi mảnh vụn bằng dòng khí hydro — trở thành biến số cốt lõi của tuổi thọ và tỉ lệ vận hành. Như vậy nguồn sáng là trái tim quyết định hiệu năng, chi phí và tỉ lệ vận hành của thiết bị EUV.

Một lý do khác khiến công nghệ nguồn sáng khó khăn là tính ổn định và khả năng tái lập. Hàng vạn giọt mỗi giây phải được phun đúng vị trí và kích thước, và laser phải trúng chính xác từng giọt để phát ra xung EUV đồng đều. Chỉ cần một phát mà năng lượng dao động thì độ rộng đường của mẫu phơi tại thời điểm đó thay đổi, dẫn đến dao động liều phơi (Dose Variation), biểu hiện ngay thành suy giảm độ đồng đều độ rộng đường (CDU). Vì vậy nguồn sáng kiểm soát năng lượng xung bằng phản hồi thời gian thực, và khả năng kiểm soát tinh vi theo từng xung này là năng lực cạnh tranh ẩn quyết định sản lượng hàng loạt. Ngoài LPP, nguồn plasma phóng điện (DPP) và laser electron tự do (FEL) cũng được nghiên cứu, nhưng mọi thiết bị sản xuất hàng loạt thương mại hiện nay đều hội tụ về phương pháp LPP.

B. Hệ quang học phản xạ: gương chứ không phải thấu kính

Cực tím cực đoan 13.5nm bị hầu hết mọi vật chất hấp thụ, kể cả thủy tinh và không khí, nên không thể gom ánh sáng bằng cách cho truyền qua thấu kính như DUV. Do đó thiết bị EUV giữ toàn tuyến trong chân không và chỉ xử lý ánh sáng bằng gương phản xạ (Mirror). Cốt lõi là gương đa lớp molypden/silic (Mo/Si), xếp xen kẽ hàng chục đến hàng trăm lớp màng mỏng Mo và Si khớp với nửa bước sóng 13.5nm để phản xạ Bragg (Bragg Reflection) giao thoa tăng cường chỉ ở một bước sóng nhất định, nâng độ phản xạ lên khoảng 70%.

Tuy nhiên, gần 30% ánh sáng bị mất ở mỗi gương, và với hơn mười gương dùng trong quang học chiếu sáng và chiếu, phần lớn ánh sáng rời khỏi nguồn sáng bị mất trước khi đến wafer. Đây là lý do căn bản khiến EUV đòi hỏi công suất nguồn sáng khổng lồ. Gương cũng đòi hỏi độ phẳng bề mặt và độ chính xác hình dạng ở cấp nguyên tử (vài chục pm), do ZEISS của Đức cung cấp bằng kỹ thuật mài siêu chính xác hàng đầu thế giới. Vì chất lượng hệ quang học quyết định độ phân giải, quang sai (Aberration) và độ đồng đều, nên năng lực cạnh tranh của thiết bị EUV phụ thuộc vào sự kết hợp của hai công nghệ cực hạn: nguồn sáng và quang học.

Chuỗi tổn thất này phơi bày một ràng buộc cốt lõi của thiết kế EUV. Đi qua hơn mười gương có độ phản xạ 70% làm độ truyền qua tổng thể rớt xuống còn khoảng vài phần trăm, nên thiết kế quang học phải giải bài toán đánh đổi "bảo đảm hiệu năng hiệu chỉnh đủ trong khi tối thiểu hóa số gương". Đây cũng là lý do High-NA phải thiết kế lại cách bố trí gương và cấu trúc anamorphic, và quang học không phải linh kiện đơn thuần mà là trục thiết kế quy định hiệu năng toàn bộ thiết bị.

C. Mặt nạ phản xạ (reticle) và lớp hấp thụ

Trong EUV, mặt nạ (reticle) cũng là loại phản xạ chứ không phải truyền qua. Đa lớp Mo/Si được xếp trên đế giãn nở nhiệt thấp để tạo bề mặt phản xạ, rồi một lớp hấp thụ (Absorber, như TaN) được giữ lại bên trên theo hình dạng mẫu để chia ánh sáng thành hấp thụ và phản xạ. EUV tới mặt nạ được phản xạ từ đa lớp, đi qua quang học chiếu và được truyền dưới dạng ảnh thu nhỏ lên wafer.

Mặt nạ phản xạ sinh ra nhiều thách thức. Thứ nhất là khuyết tật phôi mặt nạ (mask blank). Đa lớp Mo/Si tạo bề mặt phản xạ lên tới hàng chục lớp, và nếu bên dưới hay giữa các lớp có dù chỉ một khuyết tật cấp nguyên tử (khuyết tật pha), thì pha phản xạ bị lệch và mẫu bị méo. Khuyết tật như vậy nằm vùi dưới lớp hấp thụ và khó sửa về sau, nên cần đồng thời chế tạo phôi mặt nạ gần như không khuyết tật và kỹ thuật hiệu chỉnh đặt mẫu tránh vị trí khuyết tật. Thứ hai là hiệu ứng 3D của mặt nạ. Ánh sáng đi vào mặt nạ theo phương xiên (tới xiên), và vì độ dày lớp hấp thụ mà sinh ra bóng đổ và sai số pha làm méo mẫu; để giảm điều này, việc nghiên cứu vật liệu hấp thụ mới mỏng hơn và hấp thụ cao hơn (như kim loại chiết suất cao) đang tiếp tục. Thứ ba là màng chắn bụi (Pellicle). Mặt nạ DUV dùng một màng bảo vệ mỏng (pellicle) để ngăn bụi đọng vào mặt phẳng tiêu, nhưng ở EUV rất khó bảo đảm vật liệu pellicle vừa truyền qua hơn 90% ánh sáng 13.5nm vừa chịu được hàng trăm watt nhiệt. Không có pellicle, dù chỉ một hạt bám trên mặt nạ cũng được truyền lặp lại lên mọi chip, gây tổn thất sản lượng chí mạng, nên việc phát triển pellicle truyền qua cao, chịu nhiệt cao (silic đa tinh thể, ống nano cacbon, v.v.) vẫn tiếp tục.

Vì mặt nạ được dùng lặp lại trong suốt tiến trình, nên độ hoàn thiện của nó quyết định chất lượng của mọi chip. Bốn yếu tố — lớp hấp thụ, đa lớp, pellicle và kiểm tra khuyết tật — đều phải ăn khớp ở mức cực hạn, và vì vậy giá một tấm mặt nạ EUV cao gấp vài lần so với DUV. Rốt cuộc, mặt nạ cùng với nguồn sáng và quang học được xếp vào nút thắt thứ ba chi phối sản lượng và chi phí trong hệ sinh thái EUV.

D. Phương thức phơi: step-and-scan và căn chỉnh

Thiết bị EUV không phơi toàn bộ wafer cùng một lúc. Nó dùng phương thức step-and-scan (Step-and-Scan), trong đó mẫu mặt nạ được chiếu thu nhỏ lên một trường phơi (Field) của wafer, rồi bàn giữ wafer dịch (Step) sang vị trí kế tiếp và phơi lại, lặp đi lặp lại. Ở đây bàn giữ mặt nạ và bàn giữ wafer được đồng bộ quét tốc độ cao theo hai hướng ngược nhau, và kỹ thuật bàn chính xác và giao thoa kế căn vị trí hai bàn tới độ chính xác dưới nanomet quyết định độ chính xác chồng lớp.

Một khái niệm quan trọng ở đây là căn chỉnh (Alignment) và chồng lớp (Overlay). Vì bán dẫn được làm bằng cách xếp hàng chục lớp, nên mẫu của lớp mới phải chồng khớp với lớp đã làm bên dưới ở độ chính xác cấp nanomet. Nếu sai số căn chỉnh giữa các lớp lớn lên, via (Via) bị lệch và xảy ra đứt mạch/chập mạch, khiến sản lượng sụt mạnh. Vì vậy thiết bị EUV đọc các dấu tham chiếu của wafer và hiệu chỉnh vị trí theo thời gian thực, và khi half-field và stitching được đưa vào ở High-NA, việc quản lý sai số căn chỉnh ở các ranh giới ghép trở nên khó khăn hơn một bậc. Nói cách khác, "chồng chính xác đến đâu (chồng lớp)" cũng là một trụ cột của sản lượng tiến trình mịn ngang với "vẽ nhỏ đến đâu (độ phân giải)".

3. Tiến trình tạo mẫu EUV và các thách thức kỹ thuật cốt lõi

Quang khắc EUV không phải bài toán của một thiết bị đơn lẻ mà là một tiến trình hệ sinh thái trong đó nguồn sáng, quang học, mặt nạ, chất cản quang và đo lường ăn khớp với nhau. Sơ đồ tiến trình chi tiết dưới đây biểu thị dòng chảy tạo mẫu một lớp bằng EUV và các thách thức cốt lõi phát sinh ở mỗi bước.

flowchart TD
  A["Phủ chất cản quang<br/>(CAR hoặc oxit kim loại MOR)"] --> B["Phơi EUV<br/>(chiếu thu nhỏ mẫu mặt nạ)"]
  B --> C["Nung sau phơi (PEB)<br/>+ Hiện (Development)"]
  C --> D["Đo lường/kiểm tra<br/>(CD, chồng lớp, khuyết tật)"]
  D --> E["Khắc axit/lắng đọng<br/>(truyền mẫu)"]
  B -. "Khuyết tật ngẫu nhiên (Stochastic)" .-> X["nhiễu bắn photon<br/>→ đứt/nối đường"]
  C -. "LER/LWR" .-> Y["độ nhám độ rộng đường<br/>→ sai lệch linh kiện"]
  D -. "sai số chồng lớp" .-> Z["lỗi căn chỉnh giữa lớp<br/>→ giảm sản lượng"]

A. Chất cản quang và khuyết tật ngẫu nhiên (Stochastic)

Thách thức bản chất nhất của tiến trình EUV là khuyết tật ngẫu nhiên (Stochastic Defect). Khi mẫu nhỏ đến vài nanomet, số photon EUV (Photon) tham gia hình thành một mẫu trở nên ít về mặt thống kê, và vì nhiễu bắn (Shot Noise) của vị trí photon tới, xảy ra các lỗi ngẫu nhiên khi có đường bị đứt (lỗi bắc cầu) và có lỗ bị bịt. Đây là khuyết tật còn lại một cách ngẫu nhiên dù tiến trình được kiểm soát chính xác đến đâu, nên nó tác động như rào cản căn bản cho việc thu nhỏ độ rộng đường.

Các cách giảm nó mâu thuẫn nhau. Tăng liều phơi (Dose) thì số photon nhiều lên và khuyết tật ngẫu nhiên giảm, nhưng thông lượng giảm và chi phí tăng. Về phía chất cản quang, thay cho chất cản quang khuếch đại hóa học (CAR) hiện có, chất cản quang oxit kim loại (MOR, ví dụ chất cản quang EUV gốc thiếc) — phản ứng nhạy với ít photon hơn và có độ kháng khắc axit cao — đã nổi lên như một phương án thay thế. Tức là, độ nhạy chất cản quang, độ phân giải và độ nhám độ rộng đường (LWR) nằm trong một quan hệ mâu thuẫn tam giác gọi là đánh đổi RLS (Resolution-LER-Sensitivity), và việc thỏa mãn đồng thời cả ba là thách thức trung tâm của việc cải thiện sản lượng EUV.

Chất cản quang cũng mang tính chiến lược về mặt vật liệu và chuỗi cung ứng. Chất cản quang EUV hiệu năng cao bị một số ít hãng vật liệu toàn cầu nắm độc quyền nhóm, và các vật liệu mới như chất cản quang oxit kim loại tuy xuất sắc về hiệu năng mẫu mịn nhưng còn các thách thức phải vượt qua để áp dụng sản xuất hàng loạt, như nhiễm kim loại và tương thích thiết bị khắc axit. Ngay tại Hàn Quốc, việc tự chủ các vật liệu cốt lõi như chất cản quang EUV và pellicle cũng được coi là chìa khóa của năng lực cạnh tranh bán dẫn, điều này gắn trực tiếp với chiến lược nội địa hóa vật liệu-linh kiện-thiết bị được theo đuổi từ sau sự kiện kiểm soát xuất khẩu vật liệu năm 2019.

B. Độ nhám độ rộng đường (LER/LWR) và đo lường

Mức độ mà rìa của mẫu lởm chởm một cách tinh vi thay vì là một đường thẳng lý tưởng gọi là LER (Line Edge Roughness), còn biến động của chính độ rộng đường gọi là LWR (Line Width Roughness). Khi độ rộng đường là vài nanomet, ngay cả độ nhám cỡ vài phần trăm cũng làm rộng sai lệch đặc tính linh kiện (điện áp ngưỡng, dòng rò), hạ sản lượng và độ đồng đều hiệu năng. Độ nhám bắt nguồn từ phân bố photon ngẫu nhiên nói trên, kích thước phân tử chất cản quang và tiến trình hiện, nên nguồn sáng, chất cản quang và tiến trình phải cùng được cải thiện.

Để bắt được tất cả các khuyết tật này cần sự hậu thuẫn của đo lường và kiểm tra (Metrology & Inspection). Để đo kích thước (CD), căn chỉnh giữa lớp (overlay) và khuyết tật mịn của mẫu vài nanomet cần thiết bị đo lường dựa trên chùm điện tử và EUV, và bản thân đây là một ngành có độ khó cao. Rốt cuộc, EUV là một hệ sinh thái bao gồm không chỉ "công nghệ in tốt" mà còn "công nghệ đo chính xác và phản hồi những gì đã in", và độ chính xác đo lường quyết định trực tiếp sản lượng hàng loạt.

C. Quang khắc tính toán và hiệu chỉnh (OPC/ILT)

Dù chiếu mẫu nguyên trạng về mặt quang học, ảnh tạo ra trên wafer vẫn bị méo khác với bản vẽ thiết kế vì nhiễu xạ và hiệu ứng 3D của mặt nạ. Công nghệ chủ động biến dạng mẫu mặt nạ (độ chệch, thêm mẫu phụ trợ) để hiệu chỉnh điều này là OPC (Optical Proximity Correction, hiệu chỉnh cận quang), và đi xa hơn, việc tối ưu hình dạng mặt nạ bằng cách tính ngược ảnh wafer mong muốn là ILT (Inverse Lithography Technology, quang khắc nghịch). Ở EUV, khối lượng tính toán hiệu chỉnh bùng nổ vì còn phải tính đến tới xiên và khuyết tật ngẫu nhiên, nên quang khắc tính toán (Computational Lithography) tận dụng GPU và AI đã trở thành hạ tầng thiết yếu.

Bước này quan trọng vì giới hạn độ phân giải của EUV được quyết định không chỉ bởi quang học thuần túy mà bởi sự hợp tác của "quang học + hiệu chỉnh phần mềm". Tức là, dù cùng một thiết bị, sản lượng thực tế và mẫu tối thiểu vẫn thay đổi theo chất lượng OPC/ILT và độ chính xác của mô hình tiến trình. Gần đây, kiểm soát tiến trình dựa trên AI dự đoán khuyết tật trước và điều chỉnh điều kiện phơi đã được kết hợp vào, cho thấy quang khắc đang dịch chuyển từ "vật lý của ánh sáng" sang "tiến trình tập trung dữ liệu và tính toán".

D. Thông lượng, tỉ lệ vận hành và chi phí

Giá một thiết bị EUV vào khoảng 200 tỷ won với lớp 0.33 NA và khoảng 500 tỷ won (khoảng 400 triệu USD) với High-NA, với mức tiêu thụ điện cỡ megawatt. Do đó thông lượng theo giờ (WPH) và tỉ lệ vận hành (Availability) là các biến số quyết định chi phối chi phí chip. Vì công suất nguồn sáng quyết định thông lượng, còn nhiễm mảnh vụn, tuổi thọ quang học và khuyết tật mặt nạ quyết định tỉ lệ vận hành, nên vận hành EUV là đối tượng của sự quản lý tổng hợp kéo theo không chỉ vật lý thiết bị mà cả bảo trì dự báo và ổn định hóa tiến trình.

Về con số cụ thể, với một thiết bị xử lý 150–200 wafer mỗi giờ ở nguồn sáng 250W, chênh lệch sản lượng giữa tỉ lệ vận hành 90% và 70% mỗi ngày lên tới hàng nghìn wafer mỗi tháng, nên 1% tỉ lệ vận hành quy đổi thành chi phí hàng trăm triệu won. Vì vậy Samsung và TSMC tăng số lớp áp dụng EUV trong tiến trình DRAM và logic trong khi quản lý hiệu quả đầu tư bằng chiến lược áp dụng chọn lọc vào các lớp tới hạn có lợi ích chi phí rõ ràng. Chẳng hạn, Samsung Electronics đã nâng mật độ ô bằng cách tăng dần số lớp áp dụng EUV ở DRAM cỡ 1a/1b nanomet, còn TSMC chọn cách tiếp cận tiệm tiến, bắt đầu với vài lớp ở N7+ và mở rộng số lớp EUV khi chuyển sang N5 và N3. Điều này cho thấy đây là bài toán kinh tế học tiến trình — phán đoán "áp dụng ở đâu và bao nhiêu để lợi ích so với chi phí là lớn nhất" chứ không phải "đưa công nghệ mới nhất vào toàn diện nhanh đến đâu".

4. So sánh: so với DUV, và 0.33 NA so với High-NA

Để hiểu vị trí của EUV cần so sánh theo hai trục. Thứ nhất là so sánh với DUV, cho thấy vì sao EUV thay thế đa mẫu hóa; thứ hai là so sánh 0.33 NA (thế hệ hiện tại) với 0.55 NA High-NA (thế hệ mới), cho thấy vì sao phải thay quang học một lần nữa.

Phân loại	DUV (ArF-i, 193nm)	EUV 0.33 NA	High-NA EUV 0.55 NA
Bước sóng/NA	193nm / 1.35 (nhúng)	13.5nm / 0.33	13.5nm / 0.55
Độ phân giải phơi đơn	~38nm pitch (cần đa mẫu hóa)	~13nm độ rộng đường	~8nm độ rộng đường
Quang học	thấu kính truyền qua (nhúng)	gương phản xạ	gương phản xạ (anamorphic)
Trường phơi	trường đầy đủ (26×33mm)	trường đầy đủ	nửa trường (cần stitching)
Áp dụng chính	lớp cỡ ~10nm và phi tới hạn	logic 7–2nm, DRAM	logic dưới 2nm, DRAM thế hệ mới

Các con số trong bảng này chỉ là tóm tắt bổ trợ; điều cốt lõi là "vì sao" chênh lệch phát sinh. Việc chuyển từ DUV sang EUV về bản chất là thay đa mẫu hóa bằng phơi đơn thông qua việc rút ngắn bước sóng. Vẽ dưới 10nm bằng DUV cần SAQP, chia một lớp thành bốn lần phơi, làm bùng nổ mặt nạ và bước tiến trình, trong khi EUV vẽ nó trong một lần, giảm mạnh bước tiến trình và nguyên nhân sai số chồng lớp. Tuy nhiên, vì thiết bị, mặt nạ và chất cản quang EUV đắt đỏ, nên trên thực tế lời giải tối ưu kinh tế là trộn chúng — EUV chỉ cho các lớp tới hạn mịn nhất, DUV cho phần còn lại.

Lấy một trường hợp cụ thể, khi hiện thực một lớp dây dẫn kim loại cỡ 10nm bằng DUV dùng SAQP (đa mẫu hóa bốn lớp tự căn chỉnh), việc làm một lớp lặp lại nhiều lần quá trình tạo lõi (Core), lắng đọng spacer và khắc axit, làm số mặt nạ tăng lên 3–4 và số bước tiến trình lên tới hàng chục. Ngược lại, khi đổi sang phơi đơn EUV, cùng một mẫu được hiện thực với một mặt nạ và một lần phơi, giảm mạnh số bước tiến trình và cũng loại bỏ các yếu tố sai số chồng lớp từng tích lũy giữa mỗi lần phơi và khắc axit. Thực tế, TSMC chỉ áp dụng EUV cho khoảng bốn lớp ở N7+, nhưng riêng việc chuyển đổi đó được biết đã hạ đáng kể số mặt nạ và độ phức tạp tiến trình so với đa mẫu hóa DUV. Như vậy, giá trị của EUV nằm không chỉ ở "nhỏ hơn" mà còn ở "đơn giản hơn", và việc đơn giản hóa dẫn trực tiếp đến cải thiện chồng lớp, khuyết tật và chu kỳ (TAT).

Việc chuyển từ 0.33 NA sang High-NA (0.55) nâng độ phân giải thêm một bậc bằng cách tăng khẩu độ số. Tuy nhiên, tăng NA làm quang học to ra và độ sâu tiêu cự nông đi, và đặc biệt High-NA của ASML áp dụng quang học anamorphic (Anamorphic) để kìm quang sai, thu nhỏ 8x theo một hướng và 4x theo hướng kia. Kết quả là trường phơi vẽ trong một lần thu nhỏ còn một nửa kích thước trước đây (nửa trường), nên các chip lớn cần stitching (Stitching) — phơi hai lần và ghép lại. Tức là High-NA được lợi ích độ phân giải nhưng trả giá bằng việc thu nhỏ trường, ràng buộc thiết kế và giá thiết bị tăng vọt, và sự đánh đổi này là lý do TSMC đang cân nhắc thận trọng việc áp dụng High-NA.

5. Chuyên sâu: chuyển sang High-NA EUV và xu hướng ngành mới nhất

Mặt trận tiền tiêu của công nghệ EUV nằm ở việc chuyển sang High-NA (0.55 NA). Vượt qua thế hệ 0.33 NA (NXE·Twinscan NXE:3800E, v.v.), ASML bắt đầu giao dòng High-NA EXE (EXE:5000 → EXE:5200) từ năm 2024. EXE:5200B được công bố là thiết bị sản xuất hàng loạt thương mại mang quang học anamorphic 0.55 NA, nhắm tới khoảng 175 wafer mỗi giờ (WPH) ở liều 50mJ/cm² với độ chính xác chồng lớp ở mức 0.7nm. Đây là nỗ lực một lần nữa giảm đa mẫu hóa về phơi đơn và đơn giản hóa tiến trình ở thế hệ dưới 2nm.

Hình thái áp dụng phân hóa rõ rệt theo từng công ty. Intel quyết liệt nhất, là hãng đầu tiên trong ngành đưa vào một thiết bị High-NA thương mại (EXE:5200B) và dùng nó để phát triển tiến trình 14A (cỡ 1.4nm), được cho là nhắm sản xuất rủi ro năm 2027 và sản xuất hàng loạt sau đó. Samsung Electronics được cho là đã nhận EXE:5200B đầu tiên vào cuối năm 2025 và sẽ đưa thêm thiết bị trong nửa đầu năm 2026 để áp dụng cho các dây chuyền xưởng đúc 2nm, còn SK hynix cũng đã lắp một thiết bị tại xưởng DRAM năm 2025 để tìm hướng áp dụng High-NA cho DRAM thế hệ mới. Ngược lại, TSMC được quan sát là có thể cầm cự thế hệ A14 một thời gian khá dài bằng đa mẫu hóa EUV 0.33 NA và hoãn việc áp dụng High-NA quy mô lớn tới khoảng năm 2030, đại diện cho lập trường thận trọng cân nhắc lợi ích độ phân giải so với chi phí và độ chín. Ngoài ra, viện nghiên cứu imec của Bỉ đang triển khai hạ tầng nghiên cứu và kiểm chứng song song, nhắm kiểm định tiến trình trong quý 4 năm 2026 bằng thiết bị cỡ EXE:5200 (được cho là khoảng 400 triệu USD mỗi chiếc). (※ Lịch trình cụ thể của Samsung và TSMC dựa trên tin đưa thứ cấp, nên phải xác nhận theo công bố chính thức của từng công ty.)

Mặt khác, EUV đã nổi lên như một công nghệ cốt lõi không chỉ ở logic mà còn ở bộ nhớ (DRAM). DRAM đối mặt cuộc cạnh tranh thu nhỏ khốc liệt để giảm diện tích ô; Samsung Electronics đưa EUV vào sản xuất hàng loạt bắt đầu từ DRAM cỡ 1a nanomet (cỡ 10nm thế hệ 4) để nâng mật độ ô và tăng số lớp áp dụng khi chuyển sang các thế hệ 1b/1c. SK hynix cũng áp dụng EUV từ cỡ 1a nanomet và đang mở rộng sang các sản phẩm giá trị cao như DRAM cho HBM. Khác với logic dùng EUV ở các lớp dây dẫn phức tạp, hình thái áp dụng của DRAM khác ở chỗ lợi thế của EUV lớn trong việc vẽ đồng đều các mẫu mịn lặp lại của mảng ô bằng một lần phơi. Đây là một trường hợp cho thấy, vượt qua quan niệm "EUV = chỉ dành cho logic", EUV cũng đã định hình như một đột phá cho việc thu nhỏ bộ nhớ.

Từ góc nhìn bài thi Kỹ sư chuyên nghiệp, xu hướng này mang ba hàm ý. Thứ nhất, EUV là một nền tảng đòi hỏi tái đầu tư theo từng thế hệ chứ không phải một công nghệ đơn lẻ (cuộc thảo luận 0.33 → 0.55 → Hyper-NA thế hệ mới). Thứ hai, thế độc quyền nhóm của chuỗi cung ứng — độc quyền thiết bị (ASML), độc quyền quang học (ZEISS), chất cản quang, pellicle, v.v. — kết hợp với rủi ro địa chính trị. Thứ ba, nửa trường, stitching và các chất cản quang mới mà High-NA đòi hỏi buộc phải có một chuỗi thay đổi lan tới thiết kế (EDA), mặt nạ và vật liệu.

6. Điểm cần cân nhắc và hàm ý

Thứ nhất, chiến lược áp dụng là "áp dụng chọn lọc", không phải "EUV ở mọi nơi". EUV giảm đa mẫu hóa và đơn giản hóa tiến trình, nhưng chi phí thiết bị, mặt nạ và chất cản quang cao, nên dùng nó ở mọi lớp là không kinh tế. Chuẩn mực là một mô hình lai (Hybrid) chỉ phơi đơn các lớp tới hạn mịn nhất bằng EUV và xử lý các lớp phi tới hạn bằng DUV, và Kỹ sư chuyên nghiệp phải giải thích được "lớp nào và vì sao dùng EUV" như một đánh đổi chi phí-sản lượng-hiệu năng.

Thứ hai, sự tập trung chuỗi cung ứng vừa là cơ hội vừa là rủi ro. Thiết bị EUV từ ASML, quang học từ ZEISS và nguồn sáng từ Cymer khiến chuỗi cung ứng tập trung cực độ, nên kiểm soát xuất khẩu và xung đột địa chính trị kết nối trực tiếp với năng lực chế tạo. Ở cấp quốc gia và doanh nghiệp, nội địa hóa vật liệu-linh kiện-thiết bị, nội địa hóa pellicle và chất cản quang, và bảo đảm nhiều nhà cung cấp trở thành nhiệm vụ chiến lược, và điều này phải được xử lý không như công nghệ thuần túy mà như một vấn đề an ninh công nghiệp.

Thứ ba, khuyết tật ngẫu nhiên là một giới hạn thu nhỏ căn bản cần quản lý. Độ rộng đường càng nhỏ thì khuyết tật ngẫu nhiên dựa trên nhiễu bắn càng không thể tránh, nên cần một chiến lược phức hợp để hạ xác suất thông qua tăng liều phơi (hy sinh thông lượng), chất cản quang oxit kim loại và dự đoán/hiệu chỉnh khuyết tật dựa trên AI (quang khắc tính toán, OPC/ILT). Sản lượng được định nghĩa lại như một vấn đề "quản lý xác suất" chứ không phải "kiểm soát hoàn hảo".

Thứ tư, EUV phải được hiểu trong mối liên kết với các công nghệ thu nhỏ khác. Vì chỉ quang khắc không thể đạt được tất cả hiệu năng, công suất và diện tích (PPA), EUV duy trì việc thu nhỏ ở cấp hệ thống bằng cách kết hợp với transistor GAA, cấp nguồn mặt sau (BSPDN), chiplet/xếp chồng 3D và quang khắc tính toán. Bài thi Kỹ sư chuyên nghiệp phải đặt EUV không như một thiết bị biệt lập mà như một trục của lộ trình bán dẫn thế hệ mới, với chiều sâu bao quát cả triển vọng (Hyper-NA, nguồn sáng vật liệu mới, v.v.) và các công nghệ liên kết.

Thứ năm, triển vọng là "sự bão hòa dần của việc thu nhỏ quang học" và "sự dịch chuyển trọng tâm sang thu nhỏ cấp hệ thống". Sau High-NA (0.55), quang học Hyper-NA (khoảng 0.75) được thảo luận, nhưng NA càng lớn thì việc thu nhỏ trường, giá thiết bị và ràng buộc thiết kế càng dốc, làm giới hạn kinh tế trở nên rõ ràng. Do đó trục trung tâm của việc thu nhỏ được dự báo sẽ dịch chuyển dần từ chỉ độ phân giải phơi sang thu nhỏ cấp hệ thống như xếp chồng 3D (CFET, hybrid bonding), chiplet và tích hợp dị loại. Kỹ sư chuyên nghiệp phải đánh giá EUV một cách cân bằng như "một công nghệ chia sẻ vai trò với các đổi mới khác trong giới hạn vật lý và kinh tế" chứ không phải "một công cụ của cuộc cạnh tranh độ rộng đường bất tận", và ở cấp chiến lược quốc gia nên tiếp cận nó như một năng lực hệ sinh thái bán dẫn bao gồm thiết bị, vật liệu, đo lường và nhân lực.

Tài liệu tham khảo

Tom's Hardware, "Intel installs industry's first commercial High-NA EUV lithography tool — ASML Twinscan EXE:5200B sets the stage for 14A" (2025) — https://www.tomshardware.com/tech-industry/semiconductors/intel-installs-industrys-first-commercial-high-na-euv-lithography-tool-asml-twinscan-exe-5200b-sets-the-stage-for-14a
TrendForce, "ASML Confirms First High-NA EUV EXE:5200 Shipment, Reportedly Prepping for Intel's 14A in 2027" (2025) — https://www.trendforce.com/news/2025/07/17/news-asml-confirms-first-high-na-euv-exe5200-shipment-reportedly-prepping-for-intels-14a-in-2027/
TrendForce, "imec Secures ASML's Most Advanced EXE:5200 High-NA EUV for Sub-2nm; 4Q26 Qualification Target" (2026) — https://www.trendforce.com/news/2026/03/19/news-imec-secures-asmls-most-advanced-exe5200-high-na-euv-for-sub-2nm-4q26-qualification-target/

Tóm tắt một câu: Quang khắc EUV là công nghệ chế tạo cốt lõi thay đa mẫu hóa bằng phơi đơn nhờ cực tím cực đoan 13.5nm, nguồn sáng plasma thiếc và quang học phản xạ (Mo/Si) để cho phép các tiến trình mịn dưới 7nm, và đang tiến hóa sang High-NA (0.55 NA) trong khi quản lý khuyết tật ngẫu nhiên, chi phí và sự tập trung chuỗi cung ứng.