Kiến trúc Chiplet và tích hợp dị thể

1. Tổng quan

A. Định nghĩa

Chiplet là phương thức thiết kế và đóng gói bán dẫn, thay vì chế tạo chip bằng một die nguyên khối khổng lồ (Monolithic Die), chia nhỏ thành nhiều die nhỏ theo chức năng và tiến trình rồi kết nối chúng bằng interconnect tốc độ cao bên trong một gói (tích hợp dị thể, Heterogeneous Integration) để hoạt động như một chip duy nhất.

SoC (System on Chip) truyền thống đã tích hợp mọi khối như CPU, GPU, bộ điều khiển bộ nhớ, I/O trên một die silicon bằng tiến trình tiên tiến nhất. Tuy nhiên, khi tiến trình vi mô đạt tới 3nm, 2nm, phương thức này vấp phải giới hạn vật lý và kinh tế. Chiplet biến bài toán "làm tốt một chip lớn" thành bài toán "nối ghép tốt nhiều chip nhỏ". Tức là nhân tính toán được làm bằng tiến trình tiên tiến nhất, còn các khối ít được lợi từ thu nhỏ như I/O hay analog được làm riêng bằng tiến trình trưởng thành (rẻ), rồi kết hợp trong gói, nhằm đạt đồng thời hiệu năng, hiệu suất (yield), chi phí và tính linh hoạt thiết kế. EPYC/Ryzen của AMD, Meteor Lake của Intel, M1 Ultra của Apple và GPU trung tâm dữ liệu của NVIDIA là các ví dụ thương mại tiêu biểu.

B. Bối cảnh ra đời và sự cần thiết

Sự trỗi dậy của chiplet có ba áp lực chồng lên nhau. Thứ nhất là định luật Moore chậm lại và chi phí tiến trình vi mô tăng vọt. Node càng mới thì đầu tư nhà máy và chi phí mặt nạ càng tăng theo cấp số nhân, khiến việc đặt mọi khối vào tiến trình tiên tiến nhất trở nên bất hợp lý về kinh tế. Thứ hai là vấn đề hiệu suất (Yield). Diện tích die càng lớn thì xác suất cả die bị loại bỏ chỉ vì một khiếm khuyết trên wafer càng cao, khiến yield giảm mạnh. Nếu chia một die lớn thành nhiều die nhỏ, có thể chỉ loại die khiếm khuyết và chọn dùng die bình thường nên yield hiệu dụng tăng mạnh. Ví dụ, với cùng mật độ khiếm khuyết, nếu yield của một die đơn 800㎟ ở mức vài chục %, thì khi chia thành 4 chiplet 200㎟, yield của từng chiếc cao hơn nhiều và xác suất ghép được tổ hợp đạt chất lượng cũng cải thiện. Thứ ba là giới hạn reticle (Reticle Limit): chip siêu lớn vượt diện tích mà thiết bị quang khắc chụp được một lần (khoảng 858㎟) vốn không thể làm thành một die đơn, nên việc kết hợp nhiều die là không tránh khỏi. Khi các áp lực này đan xen, chiplet đã không còn là lựa chọn mà trở thành xu thế chủ đạo.

2. Cấu trúc kiến trúc và các thành phần

Hệ thống dựa trên chiplet nối các die có tiến trình và chức năng khác nhau bằng đường dây tốc độ cao bên trong gói (interposer, cầu nối), và cho chúng giao tiếp qua giao diện die-to-die (D2D) chuẩn. Sơ đồ cấu trúc dưới đây cho thấy khác biệt giữa SoC die đơn và cấu trúc dựa trên chiplet.

flowchart TB
  subgraph Mono["SoC die đơn truyền thống"]
    A1["CPU + GPU + I/O + Memory Ctrl<br/>(tất cả dùng tiến trình tiên tiến nhất, diện tích lớn)"]
  end
  subgraph Chiplet["Gói dựa trên chiplet"]
    C1["Chiplet tính toán<br/>(CPU/GPU, tiến trình tiên tiến nhất)"]
    C2["Die I/O<br/>(tiến trình trưởng thành)"]
    C3["Chiplet bộ nhớ/cache"]
    IF["Interposer / cầu silicon<br/>(interconnect D2D)"]
    C1 --- IF
    C2 --- IF
    C3 --- IF
  end

Hãy xem từng thành phần theo nguyên lý. Chiplet tính toán (Compute Die/CCD) là phần mà hiệu năng gắn trực tiếp với lợi ích thu nhỏ, được chế tạo bằng tiến trình tiên tiến nhất (ví dụ: 5nm, 3nm) để tối đa hóa mật độ transistor và hiệu suất năng lượng. Die I/O (IOD) gồm các khối analog và giao diện như PCIe, bộ điều khiển bộ nhớ, USB; thu nhỏ chúng mang lại ít lợi ích hiệu năng mà chỉ tăng độ khó thiết kế, nên được giữ ở tiến trình trưởng thành giá rẻ (ví dụ: 6nm, 12nm) để giảm chi phí. "Tách tiến trình (Process Split)" này là cốt lõi tính kinh tế của chiplet. Interposer là đế đặt các chiplet lên và kết nối chúng bằng đường dây vi mô bên dưới; interposer silicon (2.5D) cung cấp đi dây mật độ siêu cao bằng hàng nghìn đến hàng chục nghìn micro bump.

A. Giao diện kết nối — chuẩn UCIe

Để chiplet trở thành một hệ sinh thái thực sự, phải có thể trộn chiplet của các công ty khác nhau trong một gói, và cần có giao diện chuẩn cho điều đó. Trước đây, mỗi nhà cung cấp có interconnect độc quyền riêng như Infinity Fabric của AMD nên không thể tương tác. Chuẩn hóa điều này là UCIe (Universal Chiplet Interconnect Express), chuẩn D2D mở với sự tham gia của Intel, AMD, ARM, TSMC, Samsung... UCIe quy định tầng vật lý (bước bump, đặc tả điện), tầng giao thức (ánh xạ PCIe, CXL) và ngăn xếp phần mềm, hướng tới plug-and-play chiplet của các nhà cung cấp khác nhau. Đây là nỗ lực kết hợp chiplet theo đặc tả chuẩn bên trong gói, giống như cắm thiết bị bằng PCIe trên bo mạch.

3. Phương thức và loại tích hợp (đóng gói)

Cách nối vật lý các chiplet được chia thành nhiều tầng theo mật độ đi dây và chi phí. Dưới đây là sự tiến hóa của các phương thức tích hợp tiêu biểu.

flowchart LR
  P1["Đóng gói 2D<br/>(đi dây trên đế, mật độ thấp, giá rẻ)"] --> P2["2.5D<br/>(interposer silicon, mật độ cao)"]
  P2 --> P3["Xếp chồng 3D<br/>(xếp die theo chiều dọc, TSV, hybrid bonding)"]
  P3 --> P4["3.5D / tích hợp dị thể<br/>(kết hợp 2.5D+3D)"]

Phương thức 2D đặt các chiplet cạnh nhau trên đế (Substrate) và nối bằng đường dây trên đế; đơn giản và rẻ nhất nhưng mật độ đi dây thấp nên băng thông bị hạn chế. Phương thức 2.5D trải interposer silicon bên dưới các chiplet để nối bằng đường dây siêu mịn; CoWoS (Chip on Wafer on Substrate) của TSMC là tiêu biểu, được dùng rộng rãi trong các bộ tăng tốc AI tích hợp HBM và GPU trong một gói (NVIDIA H100/H200...). Xếp chồng 3D là phương thức xếp die theo chiều dọc và nối trực tiếp bằng TSV (Through-Silicon Via, điện cực xuyên silicon) hoặc liên kết lai (Hybrid Bonding), rút ngắn tối đa chiều dài đường dây để nâng băng thông và hiệu suất năng lượng. 3D V-Cache của AMD (xếp die cache lên trên die tính toán) là ví dụ thương mại. Liên kết lai nối trực tiếp đồng–đồng không cần bump, đạt bước dưới micromet, đang nổi lên thành công nghệ cốt lõi của tích hợp 3D thế hệ tiếp theo.

EMIB (Embedded Multi-die Interconnect Bridge) của Intel là phương án dung hòa: thay vì trải toàn bộ interposer lớn, chỉ cấy cầu silicon nhỏ ở phần các die tiếp giáp, hiện thực kết nối mật độ cao cỡ 2.5D với chi phí thấp hơn; đây là cách tiếp cận tiêu biểu nhằm giảm gánh nặng chi phí của phương thức interposer.

4. So sánh và đánh đổi

Chiplet không phải vạn năng mà có được mất rõ ràng so với die đơn. SoC die đơn có thế mạnh là mọi khối nằm trên một tấm silicon nên độ trễ giao tiếp giữa các khối cực ngắn và không có chi phí điện năng phát sinh. Ngược lại, chiplet phát sinh độ trễ và điện năng bổ sung (chi phí điều khiển bump, đường dây) khi giao tiếp D2D vượt qua ranh giới die. Tức là lợi ích kinh tế và yield của chiplet được đổi bằng cái giá là chi phí interconnect. Vì vậy, các chip di động cỡ nhỏ cực kỳ nhạy cảm độ trễ vẫn có lợi với die đơn, còn ở chip máy chủ/AI diện tích lớn, hiệu năng cao, lợi ích về yield và chi phí áp đảo chi phí phát sinh nên chiplet trên thực tế đã trở thành chuẩn.

Ngoài ra, chiplet làm tăng độ phức tạp thiết kế và kiểm chứng. Phải cùng kiểm chứng điện năng, nhiệt và tính toàn vẹn tín hiệu của nhiều die ở cấp gói, và nếu không sàng lọc trước die đã biết là tốt (KGD, Known Good Die) thì phải loại bỏ cả gói đắt tiền do lỗi sau khi lắp ráp. Quản lý nhiệt cũng là thách thức: khi xếp chồng 3D, nhiệt của die trên và dưới chồng lên nhau dễ gây quá nhiệt cục bộ nên thiết kế tản nhiệt rất khó. Như vậy, có thể nói chiplet là thiết kế tìm điểm cân bằng giữa "lợi ích thu được nhờ chia khối" và "chi phí phải trả khi nối ghép lại".

5. Chuyên sâu — Xu hướng công nghiệp và liên kết với chip AI

Chiplet đã trở thành hạ tầng cốt lõi đặc biệt trong chip AI và tích hợp HBM. GPU trung tâm dữ liệu của NVIDIA và AMD tích hợp nhiều chồng HBM quanh die tính toán bằng 2.5D (CoWoS) để có băng thông siêu cao — một cấu trúc không thể có nếu thiếu chiplet và tích hợp dị thể. Đến mức năng lực sản xuất CoWoS của TSMC bị chỉ ra là nút thắt cung ứng bộ tăng tốc AI, đóng gói chiplet đã trở thành tài sản chiến lược của chuỗi cung ứng bán dẫn thời đại AI. Về mặt chuẩn, UCIe liên tục được sửa đổi kể từ 1.0 (2022), nâng băng thông và mật độ bump, và được dự báo sẽ là nền tảng cho chợ chiplet đa nhà cung cấp (kết hợp chiplet tính toán, bộ nhớ, I/O của các công ty khác nhau để cấu thành chip tùy biến). Tại Hàn Quốc, Samsung Electronics và SK hynix cũng đang đầu tư quy mô lớn vào HBM và đóng gói tiên tiến (I-Cube, X-Cube...), và điều này đang nổi lên thành trục cốt lõi của cuộc cạnh tranh tích hợp dị thể bộ nhớ–logic. (Lộ trình và số liệu công suất cụ thể có thể thay đổi theo công bố của từng công ty nên cần xác nhận thông tin công bố mới nhất.)

6. Những điểm cần lưu ý và hàm ý

Từ góc độ Kỹ sư chuyên nghiệp (Professional Engineer), việc áp dụng và đánh giá chiplet cần phán đoán tổng hợp các điểm sau.

• Chiến lược áp dụng (tối ưu tách tiến trình): Nguyên tắc là tách bố trí khối tính toán có lợi ích thu nhỏ lớn vào tiến trình tiên tiến nhất, còn I/O và analog có lợi ích nhỏ vào tiến trình trưởng thành. Năng lực cốt lõi không phải chiplet hóa toàn diện mà là thiết kế ranh giới phân chia theo độ nhạy chi phí–hiệu năng của từng khối.
• Sự phụ thuộc vào chuẩn và hệ sinh thái: Interconnect độc quyền có lợi cho tối ưu hiệu năng nhưng sinh ra phụ thuộc nhà cung cấp. Về dài hạn, việc áp dụng chuẩn mở như UCIe có lợi cho tính linh hoạt chuỗi cung ứng và đa nguồn cung, nên cần cân nhắc đánh đổi giữa độ trưởng thành của chuẩn và hiệu năng mà doanh nghiệp yêu cầu.
• Điểm hòa vốn giữa yield và chi phí phát sinh: Chia die cải thiện yield và chi phí nhưng kéo theo độ trễ, điện năng D2D và chi phí đóng gói, nên cần tiến hành trước phân tích hòa vốn theo diện tích die, hiệu năng mục tiêu và quy mô sản xuất. Diện tích càng lớn và sản xuất càng nhiều thì chiplet càng có lợi.
• Quản lý KGD, nhiệt và kiểm chứng: Để ngăn thiệt hại do lỗi sau lắp ráp, cần có hệ thống kiểm thử sàng lọc KGD, và bảo đảm quy trình thiết kế, kiểm thử kiểm chứng tích hợp nhiệt, điện năng, tính toàn vẹn tín hiệu ở cấp gói khi xếp chồng 3D.
• Triển vọng (phần cứng có thể kết hợp): Chiplet khi kết hợp với tách bộ nhớ dựa trên CXL và tích hợp các bộ tăng tốc dị thể được dự báo sẽ mở rộng thành nền tảng phần cứng của hạ tầng có thể kết hợp (composable) — cấu thành hệ thống bằng cách ghép mô-đun. Cần nhận thức chiến lược rằng năng lực thiết kế bán dẫn đang dịch chuyển từ "thiết kế chip lớn" sang "thiết kế tích hợp và đóng gói chiplet dị thể".

Tài liệu tham khảo

• UCIe Consortium, "Universal Chiplet Interconnect Express (UCIe) Specification", https://www.uciexpress.org/
• TSMC, "3DFabric: Advanced Packaging Technology (CoWoS, SoIC)", https://3dfabric.tsmc.com/

Tóm tắt một câu: Chiplet là phương thức thiết kế thay die nguyên khối khổng lồ bằng các die nhỏ chia theo chức năng và tiến trình, tích hợp dị thể trong một gói bằng interconnect D2D chuẩn như UCIe và đóng gói 2.5D/3D, vượt qua giới hạn chi phí tiến trình vi mô, yield và reticle, làm nền tảng cho chip AI và tích hợp HBM.