UCIe(Universal Chiplet Interconnect Express)標準
1. 概要
定義: UCIe(Universal Chiplet Interconnect Express)は、単一パッケージ内で異なるダイ(die)を接続するためのオープンなダイ間(die-to-die)インターコネクト標準であり、物理層・ダイ間アダプタ・プロトコル層の3層構造と標準/先進パッケージングの選択肢を規定し、異なるプロセス・異なるベンダのチップレットを一つのシステムとして組み立て可能にする。
半導体産業は長らく、単一シリコンダイにすべての機能を集積するモノリシック(monolithic)SoC戦略で性能を高めてきた。しかしムーアの法則が物理的・経済的限界に突き当たると、この戦略は二つの壁に直面した。第一は歩留まり(yield)の壁である。ダイ面積が大きくなるほど欠陥が一つでも含まれる確率が指数関数的に増大し、レティクル限界(約800mm²)に近い大面積ダイは量産歩留まりが急激に低下する。第二はプロセスコストの壁である。3nm以下の先端プロセスのウェハ単価が高騰し、I/Oやアナログのように微細化の効用が低いブロックまで最新プロセスで製造するのは経済的に非効率である。
これに対する解法として登場したのがチップレット(chiplet)アーキテクチャである。大きなSoCを演算・メモリ・I/Oなど機能単位の小さなダイに分割し、各ダイを最適プロセスで個別に製造したうえで、一つのパッケージに再集積(異種集積、heterogeneous integration)する方式である。しかしチップレット戦略が産業エコシステムへ拡散するには、ダイとダイを結ぶインターコネクトが標準化されねばならない。さもなければAMDのInfinity Fabric、IntelのAIBのようにベンダごとに独自規格を用い、チップレットを相互に混用できず、「チップレットマーケットプレイス」というオープンなエコシステムが成立しない。
UCIeはまさにこの空白を埋めるため、2022年3月にIntel・AMD・Arm・TSMC・サムスン電子・ASE・Google Cloud・Meta・Microsoft・Qualcommなど主要企業がコンソーシアムを結成して発足した。PCIeとCXLがボードレベル(チップ間)の事実上の標準となったように、UCIeはパッケージレベル(ダイ間)の標準を志向する。すなわちUCIeの中核的価値は、単なる高速伝送ではなく、異なるプロセス・異なるベンダのチップレットが相互運用(interoperability)されるオープンエコシステムの基盤を提供する点にある。
この背景を圧縮すると、UCIeは「パッケージ内部のUSB・PCIe」に喩えられる。かつて周辺機器ごとに専用コネクタが異なっていたのがUSBへ収束してエコシステムが爆発的に成長したように、ダイ間接続がUCIeへ収束すれば、設計企業はインターコネクトを毎回再発明する必要なく機能革新に集中できる。特に先端プロセスへのアクセスが少数ファウンドリに集中する現実において、チップレット再利用と標準インターコネクトは設計コスト・期間(TTM)を削減する現実的な梃子となる。
2. UCIeの階層構造と中核構成要素
UCIeはPCIeと同様に階層化された(layered)アーキテクチャを採用する。各層を明確に分離することで、上位プロトコルが変わっても下位物理層を再利用でき、逆に物理層(パッケージング)が変わっても上位プロトコルは影響を受けない関心の分離(separation of concerns)を達成する。全体構造は以下のとおりである。
graph TB
subgraph Die_A["チップレットA"]
PA["プロトコル層(PCIe/CXL/Streaming)"]
AA["ダイ間アダプタ(CRC·再送·リンク状態)"]
PHA["物理層(Logical PHY·電気AFE)"]
end
subgraph Die_B["チップレットB"]
PHB["物理層(Logical PHY·電気AFE)"]
AB["ダイ間アダプタ(CRC·再送·リンク状態)"]
PB["プロトコル層(PCIe/CXL/Streaming)"]
end
PA -->|FDI| AA
AA -->|RDI| PHA
PHA <-->|"ダイ間物理リンク(メインバンド+サイドバンド)"| PHB
PHB -->|RDI| AB
AB -->|FDI| PB
A. プロトコル層(Protocol Layer). 最上位の層で、実際に伝送するデータの意味を規定する。UCIeは三つのマッピングを支援する。広く用いられるPCIeとキャッシュ一貫性(cache coherency)を提供するCXLをそのまま載せられるため、既存のソフトウェア・IP資産を再活用できる。また特定プロトコルに縛られず生データを運ぶStreaming(Raw)モードを設け、ユーザ定義プロトコルやAIアクセラレータ間の専用トラフィックも収容する。このようにプロトコルの選択肢を広く取ったのは、汎用PCからデータセンタアクセラレータまで多様な適用先を一つの標準で包摂しようとする設計意図を反映している。
B. ダイ間アダプタ(Die-to-Die Adapter). プロトコル層と物理層の間でリンクの信頼性(reliability)を担う中核ブロックである。伝送データにCRCを付して誤りを検出し、誤り発生時に再送(retry/replay)を行い、リンク状態管理(link state management)と電力管理を担当する。また両ダイが互いの能力(対応速度・幅・プロトコル)を交換するパラメータ交渉(parameter negotiation)と、複数プロトコルが一つのリンクを共有する際の調停(arbitration)を行う。アダプタは上位とFDI(Flit-aware Die-to-Die Interface)、下位とRDI(Raw Die-to-Die Interface)という標準インターフェースで接続するため、物理層構成が変わってもアダプタをそのまま再利用できる。
C. 物理層(Physical Layer). 実際の電気信号を扱う最下位の層で、さらに論理PHY(Logical PHY)と電気AFE(Analog Front-End)に分かれる。論理PHYはリンク初期化・トレーニング(training)、レーン復旧、サイドバンド管理を行い、電気AFEは送受信ドライバとクロックフォワーディング(clock forwarding)を担当する。UCIeの物理リンクは実データを運ぶメインバンド(mainband)と、パラメータ交換・レジスタアクセス・管理機能を専門に担う低速のサイドバンド(sideband)で構成される。サイドバンドを分離したおかげでメインバンドは純粋にデータ伝送に集中でき、帯域幅効率が高まる。
| 層 | 中核機能 | 上/下位インターフェース | 比喩(PCIe対応) |
|---|---|---|---|
| プロトコル層 | PCIe/CXL/Streamingマッピング、データの意味規定 | 上位: デバイスIP | トランザクション層 |
| ダイ間アダプタ | CRC·再送、リンク状態、パラメータ交渉、調停 | FDI(上)·RDI(下) | データリンク層 |
| 物理層 | リンクトレーニング、電気信号、クロックフォワーディング、サイドバンド | RDI(上) | 物理層 |
D. 標準インターフェース(FDI·RDI)の意義. UCIeが層間の境界として定義したFDIとRDIは、単なる内部信号の束ではなくIPモジュール化の中核的仕掛けである。FDI(Flit-aware Die-to-Die Interface)はフリット(flit)単位を認識するプロトコル層–アダプタ間インターフェースであり、RDI(Raw Die-to-Die Interface)はアダプタ–物理層間インターフェースである。この境界が標準化されているため、異なる供給者が作ったPHY IPとプロトコルIPを組み立てるように結合できる。たとえばファウンドリが提供する検証済みUCIe PHYの上に、設計会社が自社開発したアダプタ・プロトコルブロックを載せる分業が可能になる。これはチップレットエコシステムがダイ単位だけでなくIPブロック単位でも再利用・取引される基盤を整える。
3. パッケージングの選択肢と物理的実装
UCIeが「汎用(Universal)」を標榜できる決定的な理由は、コストと性能要求が大きく異なる二つのパッケージングの選択肢を同一のプロトコル・アダプタの上で支援するからである。設計者は応用の帯域幅・電力・コスト目標に合わせてパッケージングを選びつつ、上位層はそのまま維持できる。典型的なリンク構成の流れは次のとおりである。
flowchart LR
S["チップレット設計開始"] --> C{"帯域幅·コスト目標?"}
C -->|"コスト·距離優先"| STD["標準パッケージ(2D有機基板)"]
C -->|"性能·密度優先"| ADV["先進パッケージ(2.5D/3Dインターポーザ)"]
STD --> T["リンクトレーニング·パラメータ交渉(サイドバンド)"]
ADV --> T
T --> O["メインバンドデータ伝送開始"]
O --> M["ランタイム誤り検出·再送·電力管理"]
A. 標準パッケージ(Standard Package). 従来の有機基板(organic substrate)上にダイを2Dで配置し配線で結ぶ方式である。バンプピッチ(bump pitch)が約100〜130µmと比較的疎だが、最大約25mmまで比較的長い距離を接続でき、製造コストが低い。報告される電力効率は約0.5pJ/bit水準である。コスト敏感型または長距離接続が必要な応用に適する。
B. 先進パッケージ(Advanced Package). シリコンインターポーザやシリコンブリッジ(例: EMIB)など2.5D/3D集積技術を用いる。バンプピッチを約25〜55µmまで狭め、単位面積当たりはるかに多くの配線を通せるため、面積当たり帯域幅密度(areal bandwidth density)が標準パッケージ比で数倍〜数十倍高い。一方、接続距離は約2mmと短く製造コストが高い。電力効率は約0.25pJ/bitとより優れる。HBM統合やAIアクセラレータのように極限の帯域幅が必要な応用に用いられる。
ここで重要な原理は、帯域幅密度がバンプピッチの二乗に反比例するという点である。ピッチをx倍縮めれば単位面積当たりの配線数はx²倍増えるため、面積当たり帯域幅は1/x²で増加する。たとえばピッチを100µmから50µmへ半分に縮めれば理論上、面積当たり帯域幅密度は4倍になる。このため先端AIチップはコスト負担にもかかわらず先進パッケージングを選択する。実際、先進パッケージの面積当たり帯域幅密度は数百〜1,000GB/s/mm²台に達すると報告される。
電力効率の数値もまた設計判断に直結する。0.5pJ/bitと0.25pJ/bitの差はビット当たり2倍で、数十TB/s規模のダイ間トラフィックが行き交うAIアクセラレータでは、パッケージ全体の電力の数ワット(W)の差に増幅される。すなわち先進パッケージングは密度だけでなく「伝送1ビットを運ぶのに要するエネルギー」を下げ、データ移動が演算より多くの電力を消費する現代アクセラレータの電力ボトルネックを緩和する。逆に標準パッケージはビット当たりエネルギーがやや高くとも、安価な有機基板で広い面積に多数のチップレットを配置でき、コスト当たりの集積度で有利である。このようにUCIeは一つのプロトコルの上で「性能·電力最適化」と「コスト·面積最適化」という相反する目標をいずれも収容するよう設計されている。
| 区分 | 標準パッケージ | 先進パッケージ |
|---|---|---|
| 集積方式 | 2D有機基板 | 2.5D/3Dインターポーザ·ブリッジ |
| バンプピッチ | 100〜130µm | 25〜55µm |
| 接続距離(reach) | 〜25mm(長距離) | 〜2mm(短距離) |
| 電力効率 | 〜0.5pJ/bit | 〜0.25pJ/bit |
| 帯域幅密度 | 相対的に低い | 数倍〜数十倍高い |
| コスト | 低い | 高い |
遅延(latency)は両パッケージとも2ns未満を目標とし、ダイ間通信があたかも同一ダイ内部のように見えるよう設計された。データ伝送率は初期の1.0/1.1規格でレーン当たり最大32GT/sを支援した。
4. 類似インターコネクトとの比較
UCIeの位置づけを理解するには、接続範囲(scope)が互いに異なるインターコネクトと比較せねばならない。しばしばUCIe·CXL·NVLinkを並べるが、これらは競合関係というより層が異なる相互補完技術である。差が生じる根本原因は「何と何を接続するか」という接続範囲にある。
CXLはPCIeの物理層の上で動作するチップ間(chip-to-chip、パッケージ外)キャッシュ一貫性インターコネクトで、CPUとメモリ·アクセラレータをボードレベルで一貫性をもって束ねる。一方UCIeはパッケージ内でダイとダイを結ぶより短く密な接続である。興味深い点は、UCIeがプロトコル層でCXLをそのまま載せられることである。すなわち「CXL over UCIe」のように、UCIeがCXLのダイ間物理運搬体の役割を果たせるため、両者は垂直的に結合する。NVLinkやUALinkは複数のアクセラレータをノード·ラックレベルへ拡張(scale-up)するアクセラレータファブリックで、UCIeよりはるかに広い範囲を扱う。
| 技術 | 接続範囲 | 主用途 | 一貫性 | UCIeとの関係 |
|---|---|---|---|---|
| UCIe | ダイ間(パッケージ内) | チップレット組立 | プロトコル依存 | 本標準 |
| CXL | チップ間(ボード) | メモリ·アクセラレータプーリング | あり | UCIe上にマッピング可能 |
| PCIe | チップ·ボード間 | 汎用I/O | なし | UCIe上にマッピング可能 |
| UALink/NVLink | ノード·ラック(scale-up) | アクセラレータファブリック | あり | 上位拡張層 |
| AIB/BoW | ダイ間 | チップレット(独自·他標準) | なし | 競合·代替標準 |
UCIe以前にもIntelのAIB、OCPのBoW(Bunch of Wires)のようなダイ間規格があった。しかしこれらは特定ベンダ·特定エコシステムに偏っており、汎用的な相互運用性の確保に限界があった。UCIeはPCIe/CXL互換と幅広い産業参加を武器に、ダイ間インターコネクトの事実上の標準(de facto standard)の座を先取りしているという点が実務的含意である。
5. 深化: 標準の進化とチップレットマーケットプレイス
UCIeは急速に進化している。主要な規格の里程標を整理すると次のとおりである。
| バージョン | 発表時期 | 中核内容 |
|---|---|---|
| 1.0 | 2022年3月 | 最初の規格、3層·標準/先進パッケージ、レーン当たり最大32GT/s |
| 1.1 | 2023年 | 自動車など信頼性ユースケース補強、誤り処理改善 |
| 2.0 | 2024年8月 | 管理性(DFx)·システムアーキテクチャ·3Dパッケージング支援追加 |
| 3.0 | 2025年8月(報道) | 平面伝送率を64GT/sへ2倍、3D微細ピッチ拡張 |
2022年3月の1.0規格発表以降1.1を経て、2024年8月にUCIe 2.0規格が発表された。2.0の中核的な追加事項は、① 管理性(manageability)機能で、ダイ別状態監視·デバッグ·テスト(DFx)を標準化し、多数のチップレットで構成される複雑なシステムの運用·診断を容易にした。② システムアーキテクチャ定義を補強し、③ 3Dパッケージング支援を追加して、ダイを垂直に積む構造で帯域幅密度と電力効率を一層引き上げた。2.0は1.0·1.1と後方互換(backward compatible)を維持する。
続いて2025年8月にはUCIe 3.0規格が発表されたとされている。報道によれば3.0は平面(planar)データ伝送率を2.0の32GT/sから64GT/sへ二倍に引き上げ、3D変形ではバンプピッチを数µm以下まで狭める方向を含むという(ただし詳細な数値はコンソーシアム公式規格での確認が必要である)。このような2倍周期の帯域幅倍増は、PCIeが世代ごとに伝送率を二倍に上げてきた軌跡と類似した発展パターンを示す。
標準化の究極の目標はチップレットマーケットプレイス(chiplet marketplace)の実現である。UCIeが物理·プロトコル層を統一すれば、A社の演算チップレットとB社のI/Oチップレット、C社のHBMを部品のように調達し一つのパッケージに組み立てるエコシステムが可能になる。これは半導体設計を「モノリシック統合」から「レゴ式組立」へ転換させるパラダイムの変化である。代表的な適用領域は次のとおりである。
- AI·HPCアクセラレータ: 演算ダイ(先端プロセス)+HBM+I/Oダイを先進パッケージで集積し、メモリ帯域幅と演算密度を同時に最大化する。データ移動エネルギーが全体電力を左右するため、低pJ/bitリンクが決定的である。
- データセンタCPU/サーバSoC: I/O·メモリコントローラを旧世代プロセスのチップレットに分離してコストを下げ、演算コアのみを先端プロセスで製造する混合戦略を用いる。
- 自動運転·車載SoC: 機能安全(ASIL)と拡張性が重要な領域で、1.1が補強した信頼性機能とチップレット再利用により多様な等級の製品ラインナップを効率的に構成する。
韓国のサムスン電子·SKハイニックスもまた、コンソーシアム参加および先進パッケージング(例: サムスンI-Cube、SKハイニックスHBM)の能力を基盤にこの流れに対応している。
6. 考慮事項および示唆点
UCIeはダイ間接続を標準化する技術であるが、その採用は結局チップレット戦略全体のコスト·歩留まり·電力·エコシステム成熟度と絡み合って決まる。技術士の観点から、UCIe採用とチップレット戦略を検討する際は次を総合的に判断せねばならない。
適用戦略(パッケージング選択). すべての応用に先進パッケージングが正解ではない。帯域幅が死活的なAIアクセラレータ·HBM統合には先進パッケージを、コスト·長距離接続が重要な汎用SoCには標準パッケージを選ぶ差等適用が核心である。UCIeは上位層を共有するため、この選択を比較的自由に行える点が強みである。
トレードオフ(KGDとテスト). チップレット戦略の成否は良品ダイ(KGD、Known Good Die)の確保にかかる。複数のチップレットを集積した後に一つでも不良ならパッケージ全体が廃棄されるため、集積前の個別ダイテストと、UCIe 2.0が強化した管理性·DFx機能による事後診断体系がコスト構造を左右する。組立歩留まりとリペア(repair)戦略まで併せて設計せねばならない。
展望(エコシステム依存性と標準成熟度). オープン標準でも実際の相互運用のためには適合性(compliance)認証とIPエコシステムの成熟が必要である。まだマルチベンダのチップレット混用の実証事例は限られるため、当面は単一ベンダ内のチップレット分割が主流をなす可能性が高い。標準バージョン間の後方互換とロードマップ(2.0→3.0)を考慮した中長期の投資判断が求められる。
連携技術(セキュリティ·熱·設計方法論). ダイ間リンクは新たな攻撃表面になりうるため、サイドバンド·管理チャネルに対する完全性·認証などハードウェアセキュリティ設計が並行されねばならない。またダイを狭い空間に集積すると熱密度が急増するため、熱設計(TIM·冷却)が性能を制約し、チップレット分割を前提としたSoCアーキテクチャ設計方法論(パーティショニング·フロアプランニング)とEDAツール支援も必須の先決課題である。
検証·適合性体系. マルチベンダ相互運用の前提は厳格な適合性試験である。電気的規格(アイダイアグラム·ジッタ)とプロトコル動作を交差検証する適合性プログラム、および集積前のKGD確保のためのテストアクセス(サイドバンドベースのDFx)を設計初期に併せて計画すれば、後工程段階の再作業コストを削減できる。
国内産業の観点. メモリ(HBM)と先進パッケージングで競争力をもつ国内企業にとって、UCIe標準化は機会であり挑戦でもある。標準主導権の確保、パッケージング工程の内製化、ファウンドリ-パッケージング-設計間の垂直協業体系の構築が戦略的課題として浮上する。
参考資料
- UCIe Consortium Releases 2.0 Specification (Business Wire, 2024): https://www.businesswire.com/news/home/20240806155624/en/UCIe-Consortium-Releases-2.0-Specification-Supporting-Manageability-System-Architecture-and-3D-Packaging
- UCIe (Wikipedia): https://en.wikipedia.org/wiki/UCIe
- What Is UCIe? (Semiconductor Engineering): https://semiengineering.com/what-is-ucie/
- Universal Chiplet Interconnect Express (UCIe) overview (OpenFabrics, D. Das Sharma): https://www.openfabrics.org/wp-content/uploads/2023-workshop/2023-workshop-presentations/day-2/201_DDasSharma.pdf
一言まとめ: UCIeは、物理層·ダイ間アダプタ·プロトコル層の3層構造と標準/先進パッケージングを規定し、異なるプロセス·ベンダのチップレットを一つのパッケージとして相互運用·組立可能にするオープンなダイ間インターコネクト標準である。