情報管理技術士 学習ノート
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ハードウェア・半導体
#실리콘포토닉스#광인터커넥트#CPO#WDM#AI데이터센터
最終更新 · 2026-09-27

シリコンフォトニクス(Silicon Photonics)と光インターコネクト

1. 概要

A. 定義

シリコンフォトニクス(Silicon Photonics) とは、電子を運ぶトランジスタ回路を作ってきた CMOS半導体プロセスをそのまま活用し、電子(Electron)の代わりに光(Photon)を信号媒体として用いる光素子(変調器・導波路・検出器など)をシリコン基板上に集積する技術である。すなわちデータを電気信号ではなく光信号として生成・伝送・受信する光回路(Photonic Integrated Circuit, PIC)を、安価なシリコン大量生産プロセスで作ることが核心である。

従来、光通信部品(レーザー・変調器・受光素子)はインジウムリン(InP)・ガリウムヒ素(GaAs)といった化合物半導体で個別に製作・組み立てるため高価であり、大量集積が困難であった。シリコンフォトニクスはこの光素子を成熟したシリコンCMOSファブのインフラ上にウェハ単位で集積することで、光通信の性能(帯域幅・低損失)と半導体の経済性(歩留まり・集積度・低コスト)を同時に得ようとするアプローチである。インテル・シスコ(アカシア)・グローバルファウンドリーズ・タワーセミコンダクターなどが商用プラットフォームを運営し、近年はエヌビディア・ブロードコムがAIデータセンタースイッチにこの技術を採用したことで、産業の中心技術として台頭した。

B. 登場背景および必要性

シリコンフォトニクスが台頭した背景には三つの圧力が重なっている。第一はAI・HPCトラフィックの急増と電気配線の物理的限界である。銅(電気)配線はデータ伝送速度が高まるほど信号減衰・クロストーク・表皮効果が急増し、100Gbpsを超えると有効伝送距離が数十cm〜数mへと急激に短くなる。GPU数万枚をつなぐ大規模AIクラスタでは、この「電気の距離の壁」が拡張の根本的なボトルネックとなる。光はこうした距離・帯域幅の制約からはるかに自由であり、光伝送が不可避となる。

第二は電力・発熱の問題である。データセンターネットワーク消費電力の相当部分が、信号を電気↔光へ変換し駆動することに費やされる。伝送速度が上がるほどビット当たりエネルギー(pJ/bit)を下げられなければ、電力・冷却コストが爆発する。光素子を演算・スイッチチップのすぐ隣に集積すれば、電気区間を最小化しビット当たりエネルギーを大きく下げられる。

第三はコスト・集積度の要求である。個別の化合物半導体部品を手作業で整列・組み立てる方式は物量拡大に限界がある。シリコンCMOSプロセスの大量生産・自己整合の利点を光素子に適用すれば、単価を下げ集積度を高められる。この三つの圧力が絡み合い、シリコンフォトニクスはAI時代のデータ移動(Data Movement)の中核インフラとなった。

C. 技術的特徴

シリコンフォトニクスの特徴は三つに要約される。第一に、CMOSプロセスの再活用である。数十年にわたり成熟したシリコン半導体ファブ・設計資産をそのまま用いるため、光素子をウェハ単位で低コスト・大量生産できる。これは個別組み立て中心であった従来の光部品に対し、根本的なコスト・集積度の優位を生む。第二に、高い帯域幅密度と低損失の長距離伝送である。光は電気と異なり表皮効果・クロストークがなく、WDMで波長当たりのチャネルを掛け合わせて幅・面積当たりの帯域幅を最大化する。第三に、電気と光の異種性である。シリコンは演算・論理には最適だが発光には不向きという物理的二重性のため、光源だけはIII-V族に依存するハイブリッド構造が不可避であり、この点が設計・サプライチェーンの核心的制約であると同時に差別化要素となる。

2. 動作原理と中核構成素子

シリコンフォトニクスのリンクは、電気信号を光へ変え(送信)→導波路で送り出し→再び電気へ戻す(受信) という連鎖で動作する。以下の構成図は、一つの光リンクを構成する素子の関係を示す。

flowchart LR
  DATA["電気データ(Tx)"] --> MOD["光変調器<br/>(Modulator)"]
  LASER["レーザー光源<br/>(主に外部InP)"] --> MOD
  MOD --> WG["シリコン導波路<br/>(Waveguide)"]
  WG --> MUX["波長多重(WDM)"]
  MUX --> FIBER["光ファイバ伝送"]
  FIBER --> DEMUX["波長逆多重"]
  DEMUX --> PD["光検出器<br/>(Photodetector)"]
  PD --> TIA["増幅・復元(Rx)"]
  TIA --> OUT["電気データ"]

各素子を原理中心に見る。光源(Laser) は光を作る出発点である。シリコンは間接遷移(indirect bandgap)物質であり光を効率よく出せないという根本的な弱点があるため、多くは InPなどIII-V族レーザーをシリコンチップに接合(ハイブリッド集積) するか、外部光源(External Laser Source)を取り付けて用いる。この「シリコンは光をうまく作れない」という物理的制約がシリコンフォトニクス設計の最大の難題であり、光源集積方式(ハイブリッドボンディング・フリップチップ・外部光源)の選択が性能・歩留まり・コストを左右する。

光変調器(Modulator) は連続的に出るレーザー光に電気データを載せて0/1を刻む素子である。シリコンでは主にキャリア濃度を変えて屈折率を変化させる マッハ・ツェンダー変調器(MZM) や マイクロリング変調器(Micro-ring) を用いる。マイクロリングは面積が小さく低電力だが温度に敏感で精密な熱制御を要し、MZMは大きいが安定している——このトレードオフが設計選択の核心である。

変調性能はそのままリンクのデータ速度を左右する。近年はPAM4のように一シンボルに複数ビットを載せる高次変調を組み合わせ波長当たり100Gbps以上を実現し、これをさらにWDMで掛け合わせて導波路当たり数百Gbps〜Tbps級の帯域幅を得る。すなわち「変調次数×波長数」がリンク帯域幅を決める二軸であり、そこに低電力・低遅延の要求が重なって素子選択の複雑な最適化問題が生まれる。

導波路(Waveguide) は光が漏れずに通るシリコンの通り道であり、シリコンと絶縁層(SiO₂)の大きな屈折率差を利用して光を閉じ込める。この大きな屈折率対比のおかげで、導波路をマイクロメートル以下に狭く曲げても光が漏れず、複雑な光回路を小さな面積に緻密に集積できる点がシリコンプラットフォームの強みである。光検出器(Photodetector) は到達した光を再び電流へ変えるが、シリコンは通信波長(1310/1550nm)をうまく吸収できないため、ゲルマニウム(Ge)をシリコン上に成長させて吸収効率を確保する。このようにシリコン・ゲルマニウム・III-V族が一つのチップでそれぞれの強みを分担する異種の組み合わせが、シリコンフォトニクスの典型的構成である。最後に、WDM(波長分割多重) は異なる波長の光にそれぞれデータを載せ一本の光ファイバで同時に送り、帯域幅を波長数だけ倍加する。

素子 役割 シリコンの限界と解決策
光源(Laser) 光の生成 シリコンは発光非効率 → III-V(InP)ハイブリッド集積
変調器(Modulator) 電気→光データの刻印 MZM(安定)・マイクロリング(小型・低電力、温度敏感)
導波路(Waveguide) 光の伝送路 Si/SiO₂の屈折率差で光を閉じ込め
光検出器(PD) 光→電気変換 Siの吸収不足 → Ge成長で補完
WDM 波長多重 波長数だけ帯域幅を倍加

A. 光源集積方式——シリコンの発光限界を越える三つの道

シリコンフォトニクス設計の成否は事実上 「光をどこでどう作って入れるか」 にかかっている。シリコンが光を効率よく出せない物理的限界のため、光源集積戦略は大きく三つの道に分かれる。

第一は ハイブリッド/異種集積(Hetero-integration) で、InPなどIII-V族レーザーウェハをシリコンウェハにボンディングした後に加工し、光源をシリコン導波路と結合する方式である。集積度が高く光結合損失が小さいが、異種物質接合のプロセス難度と歩留まりが課題である。第二は フリップチップ/マイクロ光学結合 で、別途製作したレーザーチップをシリコンPIC上に精密整列して載せる方式である。品質が検証済みの光源チップを使えるが、整列精度が性能を左右する。第三は 外部光源(External Laser Source, ELS) で、レーザーをパッケージ外の低温・安定環境に置き光ファイバで光を供給する方式である。高発熱のCPU/GPU隣の高温でレーザー信頼性が下がる問題を回避できるためCPOで好まれるが、外部光源モジュールと光分配構造が追加される。

各方式は、光源とシリコン導波路をつなぐ 光結合(optical coupling) の精度と損失で差が大きい。結合の整列がずれると光が損失しリンク予算を食うため、自己整合構造やスポットサイズ変換器(spot-size converter)といった結合技術がともに設計される。

この選択は単なる部品の問題ではなく、性能・歩留まり・信頼性・コストの根本的トレードオフである。例えばCPOのように高温パッケージ内部に光エンジンを入れる場合、レーザーをともに入れる(オンパッケージ)と集積度は高いが熱による波長逸脱・寿命低下のリスクが大きくなるため、多くの商用設計はELSで光源を分離する。逆に遅延・集積度が最優先の小型リンクではハイブリッド集積が有利である。

B. 波長分割多重(WDM)と帯域幅拡張の原理

単一の光ファイバ・導波路の帯域幅を高める最も強力な手段が WDM(Wavelength Division Multiplexing) である。異なる波長(色)の光は同じ導波路を通っても干渉なく独立チャネルとして動作するため、N個の波長にそれぞれデータを載せれば物理配線一本でN倍の帯域幅を得る。例えば8個の波長にそれぞれ100Gbpsを載せれば導波路一本で800Gbpsを伝送する。この「色でチャネルを分ける」原理が、シリコンフォトニクスが電気配線に対し帯域幅密度(bandwidth density、幅・面積当たりの帯域幅)で圧倒的優位を持つ根拠である。

WDMを実現するには 正確な波長の光源を複数と、波長を合わせ分ける 多重化器(MUX)・逆多重化器(DEMUX) が必要である。シリコンではマイクロリングフィルタ配列やエシェル格子(Echelle grating)でこれを実装するが、リングは温度に応じて共振波長がずれるため、各波長が正確に整列するよう精密な熱チューニング回路がともに組み込まれる。この温度安定化の負担がマイクロリングベースの高密度WDMの核心的な設計難題であり、先に述べた熱管理の課題と直結する。

3. 光インターコネクトアーキテクチャの進化——プラガブルからCPOへ

シリコンフォトニクスの産業的価値は 光素子を演算・スイッチチップにどれだけ近づけて付けるか によって大きく変わる。以下は、光-電気変換地点がチップに次第に近づく進化を示したものである。

flowchart TB
  subgraph P["プラガブル(Pluggable)光モジュール"]
    S1["スイッチASIC"] -->|"長い電気配線"| M1["着脱式光トランシーバ(前面ポート)"]
  end
  subgraph L["LPO(線形駆動)"]
    S2["スイッチASIC"] -->|"DSP除去、線形駆動"| M2["光トランシーバ"]
  end
  subgraph C["CPO(Co-Packaged Optics)"]
    S3["スイッチ/GPU ASIC"] -->|"短い電気経路"| E3["光エンジン(同一パッケージ内集積)"]
    E3 --> F3["光ファイバ直結"]
  end

伝統的な プラガブル(Pluggable)方式 は、スイッチ・演算チップのデータを装置前面の着脱式光トランシーバ(QSFPなど)まで 長い電気配線 で引いた後、そこで光へ変換する。保守・交換が容易な代わりに、チップからポートまでの長い電気区間が電力・損失の主因であり、伝送速度が上がるほどこの区間の維持が難しくなる。例えば800G・1.6T級へ進むほど、電気チャネル損失の補償のためのDSP・イコライザ電力が急増する。

LPO(Linear-drive Pluggable Optics、線形駆動光学) は、トランシーバ内部の電力を多く食うDSPを除去しスイッチASICが光素子を直接線形駆動させることで、ビット当たりエネルギーと遅延を下げた折衷案である。プラガブルの形態(交換容易性)を保ちつつ電力を減らすアプローチであり、CPO以前の現実的な代替として注目される。

CPO(Co-Packaged Optics、同一パッケージ光集積) は、光エンジン(シリコンフォトニクスベースの光-電気変換部)を スイッチASICまたはGPUと同じパッケージ内に並べて集積し、電気経路を数mm水準へ極端に短くした方式である。電気区間が短くなるため損失補償の負担が消えビット当たりエネルギーが大きく下がり、光ファイバをパッケージから直接引き出す。代わりに光エンジンが故障するとパッケージ全体を扱う必要があり、保守性・歩留まり・熱管理が新たな課題となる。このようにアーキテクチャ進化の本質は「光-電気変換地点を演算シリコンにどれだけ密着させて電気区間を減らすか」の問題である。

この進化はネットワーク階層構造にも影響する。伝統的に光はラック間(inter-rack)の長距離のみに使われたが、帯域幅要求が上がるにつれ、ラック内(intra-rack)・さらにはパッケージ内のGPU間接続まで光が浸透している。すなわち光が担う距離範囲がkm単位からcm・mm単位へ降りてくる流れであり、これがスケールアップ(ノード内の密結合)とスケールアウト(ノード間の拡張)の双方で光インターコネクトの役割を大きくしている。

区分 プラガブル LPO CPO
光変換位置 装置前面ポート 前面ポート(DSP除去) チップと同一パッケージ
電気経路 長い(数十cm) 長い(線形駆動) 非常に短い(mm級)
電力効率(pJ/bit) 低い 中程度 高い
保守 容易(着脱) 容易 困難(パッケージ一体)
成熟度 商用標準 導入初期 2025年に本格商用化

A. パッケージング・集積の階層と熱管理

CPOでは光エンジンは、スイッチ・GPU ASICとともに 先端パッケージ(2.5Dインターポーザ・シリコンブリッジ) 上に載せられ相互接続される。電気経路をmm級に減らす代わりに、光エンジン・演算ダイ・(場合によっては)HBMが一つの基板上で熱を共有することになる。先に [[chiplet]] で扱った異種集積・2.5Dパッケージング技術がそのまま光エンジン統合に再利用され、このためシリコンフォトニクスの商用化は先端パッケージング生産能力(例:CoWoS)と強く結びついている。

熱はCPOの最大の難題である。スイッチASICは数百Wを消費し、その熱が隣接する光エンジンへ伝導するが、マイクロリング変調器・フィルタは数十pm/°C水準で共振波長が温度に応じてずれる。波長がずれるとチャネルが食い違いリンクが壊れるため、各リングにマイクロヒータを付け波長を能動補正するが、このヒータが再び電力を消費する。結局「低電力のためCPOを選んだのに熱補正に電力を再び使う」という逆説を最小化することが設計最適化の核心であり、温度鈍感(athermal)な素子設計や外部光源の分離がその解決策として研究される。

B. 光リンクの性能指標と設計予算

シリコンフォトニクスのリンクの品質は、いくつかの核心指標で評価される。挿入損失(Insertion Loss) は光源から検出器まで光がどれだけ減衰するかを示し、結合損失(光ファイバ↔チップ)・導波路伝搬損失・変調器損失が合算される。光リンク予算(Link Budget) は、この総損失を光源出力と検出器の最小受信感度の間で賄えるかを問う設計であり、予算が厳しいとより強いレーザーやより敏感な検出器が必要となり電力・コストが上がる。

性能・効率指標としては ビット当たりエネルギー(pJ/bit)、帯域幅密度(Tbps/mm)、BER(ビット誤り率)、遅延(latency) がともに管理される。特にAIスケールアップでは遅延とビット当たりエネルギーがクラスタ全体の学習効率に直結するため、個別素子の性能ではなく リンク・パッケージ・システムを貫く端から端まで(end-to-end)の最適化が求められる。これはシリコンフォトニクスが単なる部品技術ではなくシステム設計能力の問題であることを示す。

4. 比較およびトレードオフ——電気 vs 光、そしてCPOの代償

光インターコネクトが電気配線をいつ代替するかは、距離・帯域幅・電力の損益分岐で決まる。短距離・低帯域幅では依然として銅の電気配線が単純で安価で有利である。しかし伝送速度が上がり距離が長くなるほど電気の損失・電力が急増し、特定の閾値を超えると光が圧倒的に有利になる。データセンターのラック間・ラック内のGPU間接続が100G→800G→1.6Tへ上がるにつれてその閾値が次第にチップに近づき、これがCPOが「5年以内にAIデータセンターのインターコネクトを光が支配する」と展望される理由である。

具体的にこの損益分岐を数値で見ると、銅の電気配線は200Gbps級の信号で有効伝送距離がおよそ1m前後に縮む一方、光は数十m〜数kmを低損失で伝送する。また電力面で着脱式トランシーバはおよそ15〜30pJ/bit水準のエネルギーを使うが、電気区間を極端に減らしたCPOはこれを半分以下に下げる潜在力があり、数万個のリンクを持つ大規模AIクラスタではこの差がメガワット級の電力削減として累積する。このように「リンク一つの小さな削減」が「クラスタ全体の巨大な削減」へ増幅される構造が、ハイパースケーラがCPO導入を急ぐ根本動機である。

逆にこうした利得が小さい領域では光はむしろ不利である。サーバ内部の短いボード配線や少量・低速のリンクでは銅配線が部品数・コスト・単純さで勝るため、光は帯域幅・距離・規模が閾値を超える区間にのみ選択的に投入するのが合理的である。結局、電気と光は代替関係ではなく 距離・帯域幅・電力の要求に応じて階層別に役割を分ける補完関係 として共存し、その境界線が技術発展に伴い次第にチップ側へ移動しているというのが核心である。

CPOの利得はただではない。

第一に、熱結合の問題である。光エンジン(特に温度敏感なマイクロリング・レーザー)が数百Wを放つスイッチ・GPUの隣に付くと高温にさらされ、波長がずれたりレーザー効率が下がったりする。したがって精緻な温度制御・冷却設計が必須であり、これは先に扱った熱チューニングの電力逆説と直結する。

第二に、保守性の低下である。着脱式モジュールは故障時にその部品だけ替えればよいが、CPOは光エンジンの不良が高価なパッケージ全体の廃棄・交換につながりうるため、KGD(良品選別)・修理戦略が重要となる。運用の観点でこれは「故障時にどこまでが交換単位か」というサービス設計の問題へ広がる。

第三に、レーザー信頼性である。光源をパッケージ内に入れると高温環境での寿命・信頼性が要となるため、外部光源(ELS)を分離して入れる設計が好まれることもある。すなわちCPOは「電力・性能の利得」と「熱・修理・信頼性のコスト」を引き換えにする設計であり、大規模AIクラスタのように電力・帯域幅の利得が圧倒的な場所で先に採用される。このため初期の商用化はアクセス階層全般ではなく、GPUスケールアップ・スイッチファブリックのような高集積・高帯域幅の領域に集中する様相を見せる。

5. 深化——最新動向とAI半導体との連携

シリコンフォトニクスは2025年を起点に 研究技術から大量商用インフラへ転換する変曲点を迎えた。代表的にエヌビディアは2025年のGTCで、シリコンフォトニクスベースのCPOを適用したネットワークスイッチ Quantum-X(InfiniBand、1.6T級) と Spectrum-X(Ethernet、3.2T級) を公開した。エヌビディアはこのCPO方式が従来の着脱式トランシーバ比で 電力効率約3.5倍、信頼性約10倍向上 を提供すると述べ、光エンジンプラットフォームを COUPE(Compact Universal Photonic Engine) と名付けTSMCのシリコンフォトニクスプロセスで量産すると伝えられる。これはCPOがスケールアップ(scale-up)ネットワーキングの帯域幅増加を牽引する中核動力になるという業界の展望を裏付ける。業界では今後数年以内にAIデータセンターのインターコネクトの相当部分が光ベースへ転換するとの展望が示されており、着脱式トランシーバ中心からco-packaging中心へ重心が移る構造的変化が進行中である。

また市場では、CPOが直ちにすべてを代替するのではなく、先に見た LPO(線形駆動) が過渡期の現実的代替として併存する構図が形成されている。LPOは着脱式という運用の利便を保ちつつDSPをなくして電力を減らすため、CPOの熱・修理リスクを負いにくい事業者にとって短期の解となる。すなわち「プラガブル(現在)→LPO(過渡期)→CPO(長期)」の多層共存が当面続く展望であり、階層・規模・電力の目標に応じて三方式を混合することが現実的なアーキテクチャ選択となる。

標準・エコシステムの側面では、光エンジンをチップレットのように扱う流れが強まっている。先に見た [[chiplet]] アーキテクチャと結合し、演算ダイ・HBM・光エンジンを一つの先端パッケージ(2.5D/3D)へ異種集積する方向であり、UCIeなどの標準が光I/Oを取り込もうとする議論も進行中である。標準化の側面ではOIF(Optical Internetworking Forum)をはじめとする業界団体がCPO・co-packagingの電気・光インターフェースと信頼性規格を整備しており、ベンダーロックインを緩和しマルチソーシングを可能にする基盤が整いつつある。産業適用事例としてはハイパースケールクラウド事業者のAI学習クラスタが代表的で、数万枚のGPUを低遅延・高帯域幅で束ねるスケールアップファブリックにおいて光インターコネクトがボトルネック解消の核心として採用されている。国内でもSKハイニックス・サムスン電子がHBMと光インターコネクトを結合する研究を進め、通信・データセンター事業者が光ネットワークの高度化に投資している。ただしCPOの具体的な製品ロードマップ・性能数値と供給能力は各社の発表や市場状況に応じて変動しうるため、実際の適用時には最新の仕様・検証結果を確認することが望ましい。(電力効率・信頼性の数値はメーカー発表に基づき条件により異なりうる。)

6. 考慮事項および示唆点

技術士の観点から、シリコンフォトニクス・光インターコネクトの導入は次を総合的に判断すべきである。

  • 適用戦略(段階的移行):全面的なCPO移行は熱・修理・成熟度のリスクが大きいため、現時点では プラガブル→LPO→CPOの段階的ロードマップ で臨むのが現実的である。帯域幅・距離の要求が電気の限界を明白に超える区間(大規模GPUスケールアップ)から優先適用し、アクセス階層は検証済みのプラガブルを保つ混合戦略が有効である。
  • 電力・TCOの観点の損益分岐:光の利得はビット当たりエネルギー(pJ/bit)の削減と冷却コストの減少から生まれる。初期導入コストだけでなく ライフサイクルの電力・冷却・保守を含むTCO で損益分岐を分析すべきであり、伝送速度が高く規模が大きいほど光の利得が大きくなる。
  • 熱・信頼性・修理戦略:温度敏感な素子(マイクロリング・レーザー)を高発熱の演算チップの隣に置くだけに、精密な温度制御・冷却設計とともに KGD選別・モジュール交換・二重化 戦略を事前に用意し、CPOの保守性の弱点を補完すべきである。光源は外部光源(ELS)分離などで信頼性リスクを下げる設計を検討する。
  • サプライチェーン・標準への依存:シリコンフォトニクスはInP光源・特殊ファブ・先端パッケージング(CoWoSなど)の能力に依存し、サプライチェーンが少数の企業に集中する。オープン標準(光I/Oの標準化) の採用とマルチソーシングで依存を緩和し、自社が求める性能と標準の成熟度の間のトレードオフを比較衡量すべきである。
  • 人材・設計能力の再編:シリコンフォトニクスは半導体・光学・パッケージング・システムが融合した領域であり、電気設計に慣れた組織が光リンク予算・熱・信頼性をともに扱う端から端までの設計能力を確保すべきである。導入判断時には自社の能力とパートナー(ファブ・パッケージング・光源)のエコシステムをともに評価すべきである。
  • 展望(コンピュート・イン・フォトニクスへの拡張):光はインターコネクトを越えて光演算・光ニューラルネットワークなど演算そのものへ拡張する可能性があり、[[cxl-compute-express-link]] ベースのメモリ分離、コンポーザブルインフラと結合してデータセンターアーキテクチャを再編する戦略技術として認識する必要がある。

参考資料

一言まとめ: シリコンフォトニクスはCMOSプロセスで光素子をシリコンに集積し、電子の代わりに光でデータを運ぶ技術であり、AI・HPCトラフィックの急増に伴う電気配線の距離・電力の限界を克服し、光変換地点を演算チップに密着させるCPO(同一パッケージ光集積)へ進化してAIデータセンターのインターコネクトの中核インフラとして定着しつつある。