GAA(Gate-All-Around)トランジスタと次世代半導体微細化プロセス

1. 概要

A. 定義

GAA(Gate-All-Around)トランジスタとは、電流が流れるチャネルをゲートが上・下・左・右の四面から完全に取り囲んで(全方向包囲)電荷の流れを制御する構造の電界効果トランジスタ(FET)であり、チャネルがフィン(Fin)一枚であるFinFETを超えて、複数枚の薄いナノシート(Nanosheet)を積層し各シートをゲートが包み込む次世代素子構造を指す。

半導体の微細化プロセスが3nm・2nm級に入ると、トランジスタをより小さくする競争は単に「線幅を縮める」問題から「ゲートがチャネルをどれだけ完璧に制御できるか」の問題へ移った。トランジスタはゲート電圧でチャネルの電流をオンオフするスイッチであるが、チャネルが短くなるほどゲートがチャネルを掌握できず電流が漏れ出すリーク(Leakage)が深刻になる。GAAはゲートがチャネルを四方から包み込んで静電的制御力(Electrostatic Control)を極大化することで、この問題を正面から突破しようとする構造である。サムスン電子が2022年に3nm級(SF3)でMBCFET™という名称で世界初の量産を開始し、TSMC(N2)・インテル(18A、RibbonFET)が2nm級世代でこれを本格採用したことで、GAAは先端プロセスの事実上の標準構造として定着しつつある。

B. 登場の背景および必要性

GAAが必然的に登場した背景には三つの圧力が重なっている。第一は短チャネル効果(Short-Channel Effect)の深刻化である。チャネル長が数ナノメートル水準に短くなるとソース・ドレインの電界がチャネル中央まで侵入してゲートの制御を無力化し、ゲートを切っても電流が流れるオフリーク(Off-state Leakage)と、しきい値電圧が揺らぐDIBL(Drain-Induced Barrier Lowering)現象が大きくなる。平面(Planar)構造ではゲートがチャネルを一面からのみ制御するため、この限界が20nm付近で顕著になった。

第二はFinFET自体の飽和である。2011年にインテルが22nmで導入したFinFETはチャネルを立ててゲートが三面を包む構造で平面の限界を十数年延長したが、3nm付近でフィンの高さ・幅をさらに増やしたりフィン本数を増やす微細化の余地が尽きた。第三は性能・電力要求の急増である。AI・データセンター・モバイルが要求する演算密度と電力効率を満たすには同一電圧でより多くの電流を流しつつリークは減らす必要があるが、これはチャネル制御力を根本的に引き上げる新構造なしには不可能である。この三つの圧力が噛み合い、「ゲートでチャネルを完全に包む」というGAAのアイデアが量産段階へ引き上げられた。

この主題は技術士試験において「ムーアの法則の鈍化以降の微細化戦略」を問う流れの中で頻繁に登場する。かつての微細化は線幅を縮めれば性能・電力・面積がともに良くなるデナードスケーリング(Dennard Scaling)に依拠してきたが、2000年代半ばにこの法則が崩れてリークと発熱が足かせとなった。以降、半導体業界は平面縮小の代わりに構造(FinFET・GAA)・三次元積層(チップレット・CFET)・配線革新(BSPDN)で微細化の本質を再定義してきた。GAAはまさにこの「スケーリングの再発明」の流れの現在の主役であり、したがって単一素子の知識を超えて半導体技術のパラダイム転換の文脈の中で理解すべきである。

2. トランジスタ構造の進化とGAAの動作原理

トランジスタ構造の進化は「ゲートがチャネルを何面から制御するか」の歴史として要約できる。下の構造図は平面 → FinFET → GAAへと続くゲート-チャネル接触面の拡張を示す。

flowchart LR
  A["平面MOSFET<br/>(ゲート1面制御)"] --> B["FinFET<br/>(ゲート3面制御、3Dフィン)"]
  B --> C["GAAナノシート<br/>(ゲート4面完全包囲)"]
  C --> D["ポストGAA: フォークシート・CFET<br/>(積層密度を極大化)"]
  A -. "短チャネル効果深刻化" .-> B
  B -. "微細化飽和(3nm)" .-> C

A. 平面MOSFETの限界と短チャネル効果

平面MOSFETは半世紀にわたり半導体の基本素子であった。シリコン表面にソース・ドレインを置き、その間のチャネル上にゲート酸化膜とゲートを積み、ゲート電圧でチャネル表面に伝導層を形成または遮断する構造である。問題はこの構造がチャネルを上の一面からのみ制御する点である。チャネルが長いときは十分であったが、微細化でチャネルが短くなるとゲートが届かないチャネル下部へ電流が漏れ始めた。

具体的には、チャネル長がソース・ドレイン空乏層の幅に近づくとドレイン電圧がチャネルの電位障壁を下げるDIBLが発生してしきい値電圧が下がり、ゲートを切っても数ナノアンペアのリークが流れる。このリークは数十億個のトランジスタが集積されたチップで静的消費電力(Static Power)として累積し、発熱とバッテリー消耗を悪化させる。20nm以下で平面構造が事実上寿命を終えた理由がここにある。これは「ゲートがチャネルをどれだけ多くの面からつかむか」が微細化の本質的制約であることを明らかにした転換点であった。

B. FinFET:三次元ゲートの登場

FinFETはチャネルをフィン(Fin)のように垂直に立て、そのフィンの両側面と上面をゲートが包む三面制御構造である。ゲート-チャネル接触面が広がって静電的制御力が大きく上がり、同一リークでより短いチャネルを使えるようになった。インテルが2011年に22nmで初めて商用化した後、TSMC・サムスンが16/14nmから採用し、FinFETは22nmから3nmの入口まで約10年間微細化を支えた。

FinFETの核心的な微細化手段はフィンをより高く薄く作りフィン本数を調整して駆動電流を合わせることであった。しかしフィンが過度に薄くなると量子閉じ込めと移動度低下で性能が落ち、フィンをさらに高くするとアスペクト比が大きくなって製造安定性が揺らぐ。また駆動電流をフィン「本数」という整数単位でのみ調整できるため設計微調整の柔軟性が劣った。3nm付近でこの限界が集約され、チャネルを寝かせて積みゲートで完全に包むGAAへの転換が不可避となった。

さらにFinFETはフィン間の間隔(Fin Pitch)を縮めることにも物理的限界があった。フィンをあまりに密に立てるとフィン間にゲートと絶縁膜を充填しにくく、リーク・干渉が大きくなる。これは「立てて包む」アプローチが密度の面で飽和に至ったことを意味し、「寝かせて積む」ナノシートが同じ底面積にチャネルをより多く収められる構造的余地を開く。結局、FinFETからGAAへの転換は性能(制御力)だけでなく密度(集積度)の面でも必然の選択であった。

C. GAA/ナノシート:ゲートによるチャネル完全包囲

GAAはチャネルを水平の薄い板(ナノシート)数枚で積層し、各シートの四面をゲート材料が完全に取り囲む構造である。ゲートがチャネルを四方から包むため静電的制御力がFinFETの三面制御より一段強くなり、同じリーク水準でチャネルをより短くでき、しきい値電圧変動とDIBLが抑制される。その結果、低電圧でも安定して動作し電力効率(性能/ワット)が改善する。

ナノシート構造のもう一つの決定的な利点はチャネル幅(Wsheet)を連続的に調整できる点である。FinFETがフィン本数という離散的単位でのみ駆動電流を変えられたのとは異なり、ナノシートはシートの幅を広げたり狭めたりして電流を精密に調整できる。広いシートは高性能・高電流セルに、狭いシートは低電力・高密度セルに使う形で、同一プロセス内で性能-電力-面積(PPA)を柔軟に最適化できる。サムスンはこの幅調整可能なナノシートを強調して自社のGAAをMBCFET(Multi-Bridge-Channel FET)と呼ぶ。ただしシートを積む積層プロセスと各シートの間にゲートを充填するプロセスがFinFETよりはるかに複雑であり、製造難度と初期歩留まり確保が核心的課題として残る。

D. 静電的制御力とサブスレッショルドスイング

三つの構造の優劣は結局ゲートがチャネルをどれだけしっかりつかむかという一つの指標に収束する。トランジスタを切る領域で電流がどれだけ急峻に落ちるかを示すサブスレッショルドスイング(SS, Subthreshold Swing)は常温で理論的に約60mV/decadeが限界であるが、ゲート制御が弱いとこの値が大きくなり(緩やかになり)、同じ電圧変化に対するオン・オフの対比が悪化してリークが増える。ゲートがチャネルを一面(平面)→三面(FinFET)→四面(GAA)へとより多く包むほどSSが理論限界に近づき、DIBLとしきい値電圧変動も小さくなる。これが「接触面拡張の歴史」がすなわち「電力効率改善の歴史」である理由である。

チャネルが数ナノメートルに薄くなると量子閉じ込め(Quantum Confinement)効果でキャリア移動度としきい値電圧が厚さに敏感に変わる。したがってナノシートの厚さ・幅を原子層水準で均一に制御することが素子特性のばらつきを減らす核心であり、これは後述する歩留まり・ばらつき課題と直結する。下の表は三つの構造の差が生じる原因と含意を整理したものである。

区分	平面MOSFET	FinFET	GAAナノシート
ゲート制御面	1面(上部)	3面(フィン側・上)	4面(完全包囲)
代表適用ノード	20nm以上	16~3nm	3・2nm級以下
駆動電流調整	チャネル幅(W)連続	フィン本数(離散)	シート幅・積層数(準連続)
短チャネル制御力	低(リーク深刻)	中	高(SS・DIBL改善)

表に見るようにGAAの核心的価値は「完全包囲による制御力」と「シート幅という連続的設計自由度」の結合である。FinFETがフィン本数という整数制約に縛られていた設計柔軟性を取り戻してくれることが、微細化鈍化期の重要な実務的利点である。

3. GAAのプロセス・製造アーキテクチャと核心技術

GAAの難しさは構造の概念ではなく「積まれたナノシートの間にゲートをどう充填するか」という製造にある。下のプロセス図はナノシートGAAの代表的製造の流れとともに、2nm世代を支える二つの柱技術(裏面電源供給、High-NA EUV)の位置を示す。

flowchart TB
  S1["Si/SiGeスーパーラティス積層<br/>(チャネル層・犠牲層を交互成長)"] --> S2["フィン形状エッチング<br/>(積層全体をフィン形状に)"]
  S2 --> S3["インナースペーサ形成<br/>(ソース・ドレイン側のゲート絶縁)"]
  S3 --> S4["チャネルリリース<br/>(SiGe犠牲層を選択除去)"]
  S4 --> S5["ゲート完全包囲<br/>(High-k誘電膜 + 金属ゲート)"]
  S5 --> S6["裏面電源供給(BSPDN)形成<br/>(ウエハー裏面の電源網)"]
  subgraph Litho["露光軸"]
    L1["EUV(0.33 NA)"] --> L2["High-NA EUV(0.55 NA)"]
  end
  S2 -. "微細パターニング" .-> Litho

A. ナノシート形成プロセス — スーパーラティス・チャネルリリース・インナースペーサ

ナノシートGAA製造の出発点はスーパーラティス(Superlattice)積層である。シリコン(Si、チャネルとなる層)とシリコンゲルマニウム(SiGe、後で除去される犠牲層)を原子層水準で交互に成長させ、幾重ものサンドイッチを作る。この積層全体をフィン形状にエッチングした後、最も難しい段階であるチャネルリリース(Channel Release)でSiGe犠牲層のみを選択的に溶かし出し、Siナノシートが空中に浮いた状態で残るようにする。こうして生じたシートとシートの間の微細な隙間にHigh-k誘電膜と金属ゲートを隙間なく充填することで、ゲートが各チャネルを完全に包囲する。

この過程で決定的な補助技術がインナースペーサ(Inner Spacer)である。ゲートがチャネル全体を包みつつソース・ドレインとは電気的に分離されねばならないが、シート間の端にあらかじめ絶縁体を埋め込み、ゲートとソース・ドレインの間の寄生容量とリークを防ぐ。インナースペーサが均一でないと素子特性が大きく揺らぐため、原子層堆積(ALD)と選択エッチングの精度が歩留まりを左右する。要するにGAAはFinFETに比べプロセス段階が増え各段階の許容誤差が極端に狭まった構造であり、これが初期歩留まり確保が難しい根本的理由である。

興味深いのは、GAAプロセスがまったく新しい技術の集合ではなく既存のFinFETプロセス資産のかなりの部分を再活用することである。スーパーラティス積層・HKMG・EUV露光などはすでに成熟した技術であり、GAAの核心的な新規段階は事実上「チャネルリリースとシート間ゲート充填」に集中する。このためファウンドリ各社はFinFETからGAAへの転換を漸進的進化として設計し、プロセス開発リスクと投資負担を分散する。これは新技術導入時に既存資産との連続性を確保して転換コストを減らす典型的な工学戦略であり、アーキテクチャ現代化やレガシーマイグレーションにおける漸進的転換の原則とも軌を一にする。

B. 裏面電源供給(BSPDN, Backside Power Delivery Network)

2nm世代を特徴づけるもう一つの軸は電力をウエハー裏面から供給するBSPDNである。従来、信号配線と電源配線はいずれもトランジスタの上(表面)の多層金属に混在してきたが、微細化で配線が混み合うにつれ電源配線が信号配線を押しのけ、電圧降下(IR Drop)が大きくなる問題が深刻化した。BSPDNは電源配線をウエハー裏面に分離し、表面は信号配線に集中させ、裏面の太い金属で電力を直接供給する。その結果、電圧降下の低減、配線混雑の緩和、セル面積の縮小を同時に得る。

インテルはこれをPowerViaという名称で18A世代に先行適用し、業界で最も早く量産に入れたとされ、TSMCは後続世代(A16)のSuper Power Railとして、サムスンはSF2系列の特定の変種で導入するロードマップが公開されたことがある。ただし各社の適用ノードと時期は発表ごとに調整されうるため、最新の開示を確認する必要がある。BSPDNはGAAと結合して2nm級の電力効率を引き上げる核心手段であるが、ウエハーを裏返して極度に薄く削り、裏面に配線を形成するプロセスが追加され、放熱経路と製造複雑度の面で新たな課題をあわせて抱える。

製造の観点からBSPDNは、トランジスタを作ったウエハーをキャリアに接合した後に裏面を数マイクロメートルの厚さまで削り、表面の電力供給点までナノTSV(貫通電極)を開けて裏面電源網とつなぐ方式で実現される。これにより電力は短く太い経路で素子に直接到達して抵抗・インダクタンスが減り、表面の金属層は信号配線に全面的に割り当てられてルーティング混雑とセル面積が改善する。一方、素子が薄いシリコンの間に挟まれて放熱が悪化し、裏面プロセスが素子に及ぼす応力・損傷を抑えねばならないため、BSPDNは電力・面積の利得と熱・歩留まりのリスクを交換する典型的なトレードオフ技術である。

C. High-NA EUV露光

ナノシートの微細パターンを刷り出すには露光装置の解像度が裏打ちされねばならない。現在の先端プロセスはEUV(極端紫外線、波長13.5nm、開口数NA 0.33)を使うが、より微細な1.4nm・1nm級へ進むと複数回重ねて刷るマルチパターニングのコスト・誤差が大きくなる。これを突破するためのものが開口数を0.55に高めたHigh-NA EUVであり、一度でより微細なパターンを刷ってマルチパターニングを減らす。業界ではおおむね1.4nm/1nm級の境界でHigh-NA EUVが本格投入されると見ており、サムスンは1nm級(SF1A)の段階で、TSMC・インテルも1.4nm級前後で採用を検討しているとされるが、具体的な時期は企業ごとに異なり流動的である。High-NA EUVは装置一台あたりの価格が数千億ウォン級と非常に高く、導入時期・範囲は性能利得と投資回収の均衡に従って慎重に決められる領域である。

D. High-kメタルゲートと歪み・チャネル工学

GAAの性能はチャネルを包むゲートスタックの品質にも左右される。ゲート酸化膜が薄くなるほどトンネリングリークが大きくなるため、誘電率の高いHigh-k誘電膜(例: HfO₂系)で物理的厚さは保ちつつ電気的には薄くし、その上に仕事関数を合わせた金属ゲートを積むHKMG(High-k Metal Gate)が必須である。GAAではこのスタックをシートとシートの間の狭い隙間に等角(Conformal)に充填せねばならないため、原子層堆積(ALD)の均一度が素子特性を決める。

さらにキャリア移動度を引き上げるための歪み工学(Strain Engineering)とチャネル材料の選択も重要な変数である。ソース・ドレインに格子定数の異なる物質をエピタキシで成長させてチャネルに応力をかけると、電子・正孔の移動度が高まる。長期的にはシリコンを超えてゲルマニウム・III-V族などの高移動度チャネルや二次元物質をナノシートに適用する研究も進んでおり、これは構造(GAA)だけでなく材料革新が微細化のもう一つの軸であることを示す。

E. プロセスばらつきと歩留まり課題

GAAがFinFETより難しい本質的理由はプロセス段階の増加と許容誤差の縮小にある。チャネルリリース時にSiGeのみを選択的に除去するエッチングの完全性、インナースペーサの均一性、シート間ゲート充填の等角性のいずれか一つでもばらつきが大きくなるとしきい値電圧・リークが揺らぎ、素子間ばらつき(Variability)が大きくなる。微細素子ではドーパント数が統計的に揺らぐRDF(Random Dopant Fluctuation)と線幅粗さ(LER)まで重なり、数十億個の素子の特性を狭い範囲に集めることがすなわち歩留まりそのものとなる。サムスンの3nm初期歩留まり難航の報道はこうしたばらつき制御の難易度を端的に示した事例であり、新構造の早期導入がなぜ大きなリスクを伴うのかを実証する。

4. ファウンドリ別の実装比較および事例

GAAは概念は同じだが、実装の命名・採用ノード・補助技術の組み合わせが企業ごとに異なる。下の比較は差が生じる理由と実務的含意をあわせて示す。

区分	サムスン電子	TSMC	インテル
GAA名称	MBCFET(ナノシート)	Nanosheet	RibbonFET
初のGAA量産	3nm級(SF3、2022、業界初)	2nm級(N2)世代から	18A(2nm級)世代
裏面電源供給	SF2系列の特定変種	A16(Super Power Rail)	18A(PowerVia、先行適用)
戦略的特徴	幅調整ナノシートを強調、早期転換	エコシステム・歩留まり中心の安定転換	GAA+BSPDN同時適用で追撃

サムスンは競合より一世代早い3nmでGAAに早期転換して技術先取りを狙ったが、初期歩留まり安定化に苦労したとされ、「構造転換の時期を早めるか、歩留まりが熟した後に転換するか」という戦略的トレードオフを象徴的に示した。一方TSMCはFinFETを3nmまで引っ張った後に2nm(N2)でGAAへ転換する保守的経路を選び、エコシステム・歩留まりの安定を優先した。インテルはGAA(RibbonFET)とBSPDN(PowerVia)を18Aで同時に適用する攻撃的戦略で先頭追撃を狙ったが、二つの新技術を一つのノードに同時に入れることは性能飛躍の可能性と量産リスクを同時に高める選択である。このように同じGAAでも転換時期・補助技術の組み合わせによって歩留まり・コスト・性能の結果が大きく分かれる。

具体的な性能指標の面で、各社はGAA 2nm級世代が直前世代に比べ同じ電力で性能を10数%高めるか、同じ性能で電力を20~30%ほど下げ、ロジック密度を一定幅改善するという趣旨の数値を提示してきた。例えばサムスンは3nm第1世代(SF3E)が直前のFinFETに比べ電力効率・性能・面積を改善すると明らかにし、TSMCはN2がN3に比べ電力・性能・密度を改善すると公開した。ただしこれらの数値は比較基準(同一電力 vs 同一性能)と対象ノードによって変わり発表時期ごとに更新されるため、特定の数値を断定的に引用するよりも「世代あたり二桁%水準の電力効率改善」という傾向として理解するのが安全である。核心は、こうした改善分が過去のように線幅縮小だけで得られるのではなく構造(GAA)・電力(BSPDN)・露光(EUV)の組み合わせから生まれる点である。

実際の適用事例としてはモバイルAPとAIアクセラレータがGAA 2nm級の第一次需要先として挙げられる。電力効率がバッテリー寿命に直結するフラッグシップモバイルSoC、そして数万個のチップが同時に動いて電力・発熱が総所有コスト(TCO)を支配するデータセンターAIアクセラレータは、世代あたり数十%の電力削減がただちに運用費・炭素排出削減につながるからである。これはGAA転換が単なる技術誇示ではなくAI時代の電力・コスト競争力と接していることを示す。

ファウンドリ競争構図の観点からもGAA世代は重要な変曲点である。FinFET時代にはTSMCが歩留まり・エコシステムの優位で先端ファウンドリ市場を主導したが、GAAという新構造の転換期は後発走者が先頭を追撃する機会であり、先頭が主導権を固める分岐点ともなる。サムスンが3nmでGAAを先に出したこと、インテルが18AでGAAとBSPDNを束ねて反撃を試みることは、いずれもこの転換期を勝負どころと見た戦略的ベットである。ただし最終的な勝敗は構造導入の先後ではなく量産歩留まりと顧客確保が分けるという点で、GAA競争は技術力と量産運用力がともに競われる場といえる。

5. 深化 — ポストGAA(フォークシート・CFET)と最新ロードマップ

GAAは終着点ではなく積層密度をさらに引き上げる構造進化の出発点である。半導体研究コンソーシアムimecなどのロードマップはGAAナノシート以降を次のように描く。まずフォークシート(Forksheet)はnFETとpFETの間に誘電体の壁を立てて二つの素子をより近く配置することでセル面積を減らす構造であり、ナノシートとCFETの間の架け橋として提示される。その次の段階であるCFET(Complementary FET)はn型とp型トランジスタを左右ではなく垂直に積んで同一面積に二倍の素子を集積する構造であり、1nm以下(A級)ノードの有力候補として挙げられる。

CFETの魅力は明確である。n型・p型トランジスタを垂直に積めば同じ平面面積に二倍の素子を集積でき、線幅をさらに縮めずとも密度を引き上げる「面積の三次元化」が可能である。しかし代償も大きい。異なる極性の素子を垂直に整列させて積むプロセス、上・下の素子をつなぐ配線、そして積層素子の発熱が重なる熱問題はいずれも未解決の難題に近い。フォークシートはこの急激な飛躍の前に誘電体の壁で素子間隔を狭めて密度を漸進的に高める中間の橋の役割を果たすことで、ナノシートからCFETへ向かうプロセス・設計の衝撃を緩和する。

公開ロードマップはおおむねフォークシートを2nm以降世代に、CFETを2029~2033年前後の1nm以下世代に配置するが、こうした日程は過去にも一世代ほど遅延する傾向があったため断定的に受け取りにくい。サムスンは最近のロードマップ更新で1.4nm級(SF1.4)を2029年に調整し、High-NA EUVを1nm級(SF1A)から導入する方向を示したと伝えられ、TSMCも第2世代GAAと裏面電源供給を結合した1.4nm級(A14)を2028年前後に公開したことがある。企業別の数値・年度は発表時期ごとに変わるため公式ロードマップの確認が必要である。核心的含意は、微細化競争の軸が線幅の数字から「構造革新(GAA→フォークシート→CFET)と配線・電力革新(BSPDN)、露光革新(High-NA EUV)の組み合わせ」へ移ったという点である。

この転換は国内産業にも直接的な含意がある。サムスン電子・SKハイニックスは先端ロジック(ファウンドリ)とHBM・先端パッケージングの両面で競争しており、GAA・BSPDNの量産力とメモリ-ロジック異種集積の力がともに国家競争力を左右する。GAA転換をロジックプロセスだけの問題ではなくメモリ・パッケージング・素材部品装置エコシステム全体の共同課題と見る視点が必要であり、これは技術士の答案で単一素子技術を産業・政策の文脈と結びつけて叙述するときに有用な視点である。

6. 考慮事項および示唆点

第一に、構造転換時期の戦略的選択である。GAAのような新構造は性能・電力の飛躍を与えるが初期歩留まりが低く、早期転換は量産リスクを、遅延転換は技術先取りの喪失を意味する。サムスンの3nm早期転換とTSMCの2nm保守的転換の対比は、技術士の観点から「新技術導入のタイミングと歩留まり成熟度の均衡」という普遍的な意思決定問題の典型的な事例として活用できる。

第二に、設計-プロセス同時最適化(DTCO)の重要性である。ナノシート幅調整、BSPDNに伴うセル再設計、標準セルライブラリ再構成などGAA世代の利得はプロセスだけを変えても十全には実現されない。素子・セル・設計がともに最適化されるDTCO(Design-Technology Co-Optimization)の力が実際のPPA利得を左右し、これは設計資産(IP)・EDAエコシステムとの連携戦略へつながる。

第三に、サプライチェーン・主権の観点からの戦略資産化である。High-NA EUV装置の極少数供給(事実上ASMLの独占)と先端ファウンドリの寡占は2nm級プロセスを国家・企業の安全保障資産にする。半導体補助金・国産化・同盟に基づくサプライチェーン再編(デジタル主権)の議論と直接つながり、これは技術的問題を超えた経営・政策次元の考慮事項である。

第四に、熱・電力・検証の新規課題である。BSPDNは電力効率を高めるがウエハー薄膜化で放熱経路が変わり熱設計(Thermal)がより難しくなり、CFETのような垂直積層は上・下素子の発熱干渉を生む。また三次元・積層構造は電力・信号・熱の完全性をパッケージ・チップレット水準でともに検証せねばならないため、先述のチップレット・異種集積(2.5D/3Dパッケージング)、HBMなどとの連携設計が必須である。GAAは単独の技術ではなくパッケージング・メモリ・電力・露光の革新が噛み合ったシステム水準の転換の一軸として理解すべきである。

第五に、コスト・投資回収と量産戦略である。先端ノードへ進むほどファブ・装置(特にHigh-NA EUV)投資とマスクコストが急増し、すべての製品を最新ノードに載せることは経済的に不合理である。したがって演算ブロックのみGAA先端プロセスに、残りは成熟プロセスに置くチップレット式のプロセス分離や、歩留まりが熟した後に転換する保守的戦略がコストの面で合理的でありうる。新技術の性能利得と投資回収・リスクを均衡よく評価することは技術選択を超えた経営意思決定の問題であり、技術士の観点からは技術ロードマップと投資ポートフォリオをともに設計する力が求められる。

参考資料

Imec, "Outer wall forksheet: bridging nanosheet and CFET device architectures", https://www.imec-int.com/en/articles/outer-wall-forksheet-bridge-nanosheet-and-cfet-device-architectures-logic-technology
Wikipedia, "Backside power delivery", https://en.wikipedia.org/wiki/Backside_power_delivery
Tom's Hardware, "Samsung Foundry updates process roadmap (1.4nm to 2029, High-NA for 1nm-class)", https://www.tomshardware.com/tech-industry/samsung-foundry-updates-process-roadmap-to-move-1-4nm-node-to-2029-high-na-euv-will-enable-1nm-class-and-smaller-nodes-in-2030-and-beyond

一言まとめ: GAAはゲートがナノシートのチャネルを四方から完全に包囲して短チャネル効果を抑制し電力効率を高める2nm級トランジスタ構造であり、幅調整ナノシート・裏面電源供給(BSPDN)・High-NA EUVと結合してFinFETを代替し、フォークシート・CFETへ続く微細化革新の軸である。