DPU(Data Processing Unit)とSmartNIC

1. 概要

A. 定義

DPU(Data Processing Unit) とは、サーバのCPUが担っていたネットワーキング・ストレージ・セキュリティ・仮想化などのインフラ処理(Infrastructure Processing) を専用ハードウェアが引き受けて処理する、データ移動を中心とするプログラマブルプロセッサである。従来のNIC(Network Interface Card)にプログラマブルな演算能力を加えたSmartNICが発展した形態であり、しばしば「CPU・GPUに次ぐデータセンターコンピューティングの第三の軸」と呼ばれる。

DPUを一言で規定すると「演算の結果ではなく、データの移動と、その移動に付随する付加処理を担うチップ」である。CPUが汎用制御・逐次ロジックを、GPU/NPUが大規模並列演算を担うのに対し、DPUはパケットがNICに入りアプリケーションメモリに到達するまでのデータパス(Data Path) 全体—暗号化・復号、ファイアウォール規則の適用、仮想スイッチング、ストレージプロトコル変換—を、CPUを経由せず直接実行する。すなわちDPUは「何を計算するか」ではなく「データをいかに安全かつ高速に運ぶか」に特化したドメイン特化プロセッサである。

用語上はベンダーによってDPU(NVIDIA)、IPU(Infrastructure Processing Unit、Intel)、そして広義にはSmartNICが混用されるが、これらが指す本質は同じである。すなわち「ホストCPUが負っていたインフラ負担を、データが通る要所の専用プロセッサへ移して処理する」という概念であり、本稿ではこれらを総称してDPUとして扱う。名称の差はマーケティングとアーキテクチャの強調点の差にすぎず、オフロード・加速・隔離という指向は共通である。

SmartNICとDPUは系譜上の連続線上にあるが、成熟度で差がある。初期のSmartNICが特定のオフロード(例:TCPチェックサム、VXLANカプセル化)を固定回路で加速するにとどまったのに対し、DPUは汎用CPUコア(主にArm)と専用アクセラレータ、自前のメモリ・オペレーティングシステムを備え、ホストと独立して実行される一つの小さなサーバに近い。この独立性がDPUを単なる加速部品ではなく、セキュリティ・運用の新たな制御点にする。

B. 登場背景および必要性

DPUが台頭した根本的な背景は、「データセンター税(Datacenter Tax)」 と呼ばれるインフラオーバーヘッドの急増である。クラウド・マイクロサービス環境では、アプリケーショントラフィックよりも、それを支える仮想スイッチング、オーバーレイネットワーク(VXLAN/Geneve)、暗号化、ストレージ仮想化といったインフラ処理にCPUコアの相当部分が消費される。多くの研究・ベンダー資料は、データセンターのCPUサイクルの20〜30%以上がこうしたインフラ処理に使われると報告しており、これは顧客に販売できる演算資源がその分減ることを意味する。クラウド事業者の観点では、この「税」を専用チップで取り除けば、同一ハードウェアでより多くのvCPUを販売でき、直接的な収益性改善につながる。

第二は、ネットワーク帯域幅の激増である。サーバインタフェースが25GbEから100/200/400GbEへ上がるにつれ、毎秒数千万個に達するパケットを汎用CPUがソフトウェアで処理するには物理的限界に達した。400GbE回線で64バイトの小型パケットをラインレートで処理するには毎秒約6億個のパケットを扱わねばならず、パケットあたり数十〜数百ナノ秒のCPU処理予算では対応が難しい。データ移動専用の回路なしには、帯域幅の増加分にソフトウェアが追いつけなくなったのである。

第三は、ゼロトラスト(Zero Trust)とセキュリティ隔離の要求である。仮想マシン・コンテナが密集するマルチテナント環境で東西(East-West)トラフィックを細かく制御し、テナント間の信頼境界を物理的に分離するには、ホストCPUと独立した制御点が必要となる。DPUはホストOSが侵害されても、その外側でファイアウォール・暗号化・ポリシーを強制でき、インフラ制御プレーンをアプリケーション実行環境から分離するセキュリティアーキテクチャの土台となる。この三つの圧力が重なり、「インフラをCPUから切り離して専用チップへ」という流れがデータセンターの標準設計として定着した。

C. 特徴

DPUの性格は、いわゆる「3A(またはO-A-I)」原則、すなわち① インフラ処理のオフロード(Offload)、② データパスの加速(Accelerate)、③ インフラ制御の隔離(Isolate) に要約される。オフロードでCPUを解放し、専用アクセラレータでデータパスをラインレートで処理し、ホストと分離された実行ドメインでセキュリティ・ポリシーを強制するという三つの軸が相互に噛み合ってDPUの価値を完成させる。

この三つの特徴は独立ではない。オフロード(①)が成立するにはデータパス加速(②)がラインレートを保証せねばならず、その処理をホスト外の独立ドメインで行うため自然に隔離(③)が伴う。逆に、ワークロードがインフラ処理の比重が低く純粋な演算中心であれば、この三つの利点は同時に薄まる。したがってDPU導入の妥当性は「その環境にインフラ税がどれだけ大きいか」に正比例する。

もう一つ本質的な特徴は、DPUが「プログラマブル(Programmable)」 である点である。固定機能のみを提供していた過去のオフロードNICと異なり、DPUはソフトウェアのように機能を再定義でき、新しいオーバーレイプロトコル、セキュリティポリシー、テレメトリ収集ロジックをハードウェア交換なしに配備できる。このプログラマビリティがあるため、クラウド事業者は急変する要求をカード回収なしに吸収でき、DPUは部品ではなく、継続的に進化するソフトウェア定義インフラの実行地点となる。

2. アーキテクチャ構造と動作原理

DPUの性能と隔離は、汎用コア・専用アクセラレータ・高速インターコネクトを一枚のカードに結合した構造から生まれる。以下の構造図は、ホストサーバとDPUが協調する典型的なシステム構成を示す。

flowchart LR
  subgraph HOST["ホストサーバ"]
    HCPU["ホストCPU(アプリケーション・VM)"]
    HMEM["ホストメモリ"]
    HCPU --- HMEM
  end
  subgraph DPU["DPU / SmartNIC"]
    ARM["汎用コア(Armマルチコア)"]
    ACC["専用アクセラレータ(暗号・圧縮・正規表現)"]
    ESW["組込みスイッチ(eSwitch)"]
    MEM["オンボードメモリ(DDR)"]
    ARM --- MEM
    ACC --- MEM
    ESW --- ARM
  end
  HCPU -->|"PCIe高速バス"| ESW
  ESW -->|"イーサネット400G"| NET["ネットワークファブリック"]

構造の核心は三層の分業である。第一に、汎用コア(主にArm Neoverse系マルチコア) は制御プレーン(Control Plane)を担い、ルーティングテーブル管理、ポリシー更新、管理エージェント実行など複雑だが低頻度のロジックを処理する。第二に、専用アクセラレータ(Accelerator) はデータプレーン(Data Plane)で、暗号化・復号(IPsec/TLS)、圧縮、正規表現マッチ、ハッシュなど高頻度・規則的な演算を固定・半固定回路でラインレート処理する。第三に、組込みスイッチ(eSwitch) は物理ポートとホストの仮想機能(VF)の間でパケットを分類・転送し、そこへ仮想スイッチング規則をハードウェアへ下ろして(offload)ソフトウェアスイッチを代替する。

動作原理をデータパスの観点で見ると、外部から到着したパケットはホストCPUを経由せずDPU内部で分類→ポリシー適用→加速処理→DMA転送の順に流れ、アプリケーションメモリへ直接置かれる。このときSR-IOV(Single Root I/O Virtualization) で仮想機能を各VMに直結し、RDMA(リモート直接メモリアクセス) とカーネルバイパス(Kernel Bypass、DPDK等)を組み合わせれば、CPU介入とメモリコピーを最小化し、遅延をマイクロ秒水準まで下げる。すなわちDPUは「パケットがCPUをできるだけ触れずに宛先メモリへ到達する近道」をハードウェアで実装したものである。

この近道が性能に寄与する原理をもう少し掘り下げると、伝統的なネットワークスタックで性能を蝕む主因が割り込み・コンテキストスイッチ・メモリコピーであることを理解せねばならない。ソフトウェア処理経路ではパケット一つごとにカーネル割り込みが発生し、ユーザ空間へデータをコピーし、その過程でCPUキャッシュが汚染される。DPUはハードウェアキューをアプリケーションメモリへ直接マッピングし(zero-copy)、ポーリングベース処理で割り込みをなくし、この三つのオーバーヘッドを根源的に除去する。帯域幅が400GbEへ上がるほどパケットあたりの許容処理時間はナノ秒単位に縮まるが、この物理的制約の下ではソフトウェア最適化だけでは限界が明白であり、ハードウェアデータパスが唯一の解となる。

特に注目すべき点は、DPUが自前のオペレーティングシステム(主に軽量Linux)を起動してホストと独立して動作することである。これにより、ホストハイパーバイザが侵害されてもDPUは別の信頼ドメインでセキュリティポリシーを維持し、管理プレーンを物理的に分離する「インフラコントロールプレーンのオフホスト(off-host)化」 を実現する。AWS Nitroが仮想化・ネットワーキング・ストレージ・セキュリティを専用カードとチップへ切り離してホストを純粋な演算資源にしたことが、この設計思想の代表的な商用実装である。

二つの配置モードを理解するとDPUの運用設計が明確になる。第一は分離(Separated)モードで、ホストとDPUが各自の管理ドメインを維持し、オフロードのみ協調する方式である。既存のサーバ運用体系を大きく変えずに段階導入でき、初期採用に適する。第二はDPU管理(DPU-managed)モードで、インフラプロビジョニング・セキュリティポリシーの制御権をDPUが完全に握り、ホストを信頼しない(untrusted)純粋な演算資源として扱う方式である。ゼロトラストを極限まで推し進めた形態であり、クラウド事業者がテナントホストを信頼しないまま隔離を保証しようとする要求に合致する。いずれのモードを選ぶかによって運用組織の責任境界と自動化パイプラインの設計が変わるため、これは単なる技術選択ではなく運用ガバナンスの決定である。

3. 主なオフロード種別と処理フロー

DPUが引き取るインフラ処理は、大きくネットワーキング・ストレージ・セキュリティの三領域に分かれる。以下のプロセス詳細図は、仮想スイッチングオフロードが行われる典型的な流れを表す。

flowchart TD
  A["パケット到着(物理ポート)"] --> B{"フローキャッシュ照会"}
  B -->|"キャッシュヒット Fast Path"| C["ハードウェア規則の適用(転送・NAT)"]
  B -->|"キャッシュミス Slow Path"| D["DPUコアでポリシー判断(OVS制御)"]
  D --> E["規則をハードウェアテーブルへ設置"]
  E --> C
  C --> F["アクセラレータ処理(暗号化・カプセル化)"]
  F --> G["DMAで宛先VMメモリへ伝達"]

ネットワーキングオフロードの核心は、OVS(Open vSwitch)等の仮想スイッチのデータパスをハードウェアへ下ろすことである。上図のように最初のパケット(Slow Path)はDPUコアがポリシーを判断して規則を設置し、以後、同一フローの後続パケット(Fast Path)はハードウェアフローテーブルで直ちに処理される。こうすればホストCPUで回っていたソフトウェアスイッチングが消え、複数のコアを回収できる。VXLAN/Geneveオーバーレイカプセル化、NAT、負荷分散(L4)規則も同じ方式でハードウェアへオフロードされる。

ストレージオフロードでは、NVMe-oF(NVMe over Fabrics) を通じて遠隔ストレージをあたかもローカルディスクのようにホストへ提供する。DPUがストレージプロトコル変換・暗号化・圧縮を代わりに処理するため、ホストの立場では標準NVMeデバイスのみが見え、背後の分散ストレージの複雑さは完全に隠される。これによりコンピュートとストレージを物理的に分離(Disaggregation)しつつ、ローカル水準の性能を維持できる。

ストレージオフロードの実務的意味は、資源利用率(Utilization)の改善にある。伝統的にサーバはローカルディスクを内蔵するため、コンピュートとストレージの増設単位が結び付き、一方だけ不足してもサーバ全体を増やさねばならない無駄が生じた。DPUが遠隔NVMeをローカルのように投射すれば、コンピュートとストレージを各々必要なだけ独立増設するコンポーザブルインフラ(Composable Infrastructure) が可能になり、資源のストランディング(stranding)を減らしデータセンター全体の稼働率を高める。さらにストレージ階層の暗号化(at-rest/in-transit)までDPUが透過的に行うため、アプリケーション変更なしにデータ保護規定を満たす副次効果も得られる。

セキュリティオフロードはDPUの価値の頂点である。ラインレートのIPsec/TLS暗号化、ステートフルファイアウォール、マイクロセグメンテーション、DDoS緩和、深層パケット検査(DPI) をホスト外で行うことで、テナントワークロードが見えない信頼境界でセキュリティポリシーを強制する。これは先に扱ったゼロトラスト・マイクロセグメンテーションをハードウェア水準で実装する土台となり、侵害されたホストですらセキュリティ制御を回避できないようにする。

三つのオフロード領域を貫く共通原理は「制御とデータの分離(Control/Data Plane Separation)」 である。複雑だが稀にしか起きない判断(ポリシー決定、例外処理、管理)はDPUの汎用コアがソフトウェアで柔軟に処理し、単純だが超高頻度で繰り返される実際のデータ処理はハードウェアテーブル・アクセラレータがラインレートで担う。この分離構造ゆえにDPUは「柔軟性(ソフトウェア)と性能(ハードウェア)」を同時に得るが、これはSDNで確立された制御/データプレーン分離思想をサーバインタフェースの水準へ引き下ろしたものと見ることができる。近年はこのデータプレーンをP4(Programming Protocol-independent Packet Processors) のようなドメイン特化言語で記述し、新しいプロトコル・ポリシーを回路交換なしにソフトウェアのように再定義するプログラマブルデータプレーンが広がっている。

4. SmartNICの種別と構成要素の比較

SmartNIC/DPUはプログラマビリティの実装方式によって三系列に分かれる。各方式は性能・柔軟性・開発難度で明確なトレードオフを持ち、この差が生じる理由は「どこまでを固定回路で固め、どこからをソフトウェアに残すか」という設計選択にある。

区分	ASICベース	FPGAベース	SoC(Armコア)ベース
性能	最高(固定回路)	高い(再構成回路)	高い(コア+アクセラレータ)
柔軟性	低い	非常に高い	高い(SWプログラミング)
開発難度	低い(定められた機能)	高い(HDL設計)	中程度(C/Linux)
代表例	初期のオフロードNIC	Xilinx/Intel FPGA SmartNIC	NVIDIA BlueField、Intel IPU、AMD Pensando

ASIC方式は特定のオフロードを固定回路で実装し電力・性能効率が最も高いが、新しいプロトコルやポリシーが登場すると対応できない。FPGA方式は回路を再構成でき柔軟性が最大化されるが、HDL(Verilog/VHDL)ベースの開発が必要で参入障壁が高く、単価・電力が負担となる。今日のDPUの主流であるSoC方式は、Armマルチコアに専用アクセラレータを結合し、データプレーンはアクセラレータがラインレートで処理し、制御プレーンは慣れたC/Linux環境でプログラミングするようにして、性能と開発生産性の均衡を取った。NVIDIA BlueField、Intel IPU(Mount Evans/E2000)、AMD Pensandoがこの系列の代表製品である。

三方式の優劣が時代によって移り変わってきた理由は「求められる柔軟性の変化速度」にある。オフロード対象がTCPチェックサムのように安定していた時代にはASICの固定回路が合理的であったが、クラウドがオーバーレイ・セキュリティポリシーを絶えず変えるにつれ回路を固めておけなくなった。FPGAはその柔軟性を提供したが開発生産性と電力効率の壁に突き当たり、結局「頻繁に変わるポリシーはコアのソフトウェアへ、安定した高頻度演算は内蔵アクセラレータへ」分けるSoC方式が折衷点として収束した。この進化経路は、先に見た制御/データプレーン分離原理がハードウェア形態の選択にもそのまま貫かれることを示す。

DPUがCPU・GPU・NPUと区別される地点は「何に特化したか」にある。以下の表は四つのプロセッサの役割分担を整理したもので、表に続く散文がその差が実務でどのような含意を持つかを説明する。

プロセッサ	特化領域	並列性の形態	データセンター内の役割
CPU	汎用制御・逐次ロジック	低・中並列(コア数十)	アプリケーション・オーケストレーション
GPU	大規模並列浮動小数点演算	超大規模(数千コア)	AI学習・グラフィック・HPC
NPU	ニューラルネットの乗算累積(MAC)	規則的な配列並列	AI推論加速
DPU	データ移動・インフラ処理	パケット・フロー並列	ネットワーキング・ストレージ・セキュリティのオフロード

CPUが汎用制御・逐次ロジック、GPUがグラフィック・大規模並列浮動小数点演算、NPUがニューラルネットの乗算累積に特化するなら、DPUはデータ移動とインフラ処理に特化する。これらは競合ではなく補完の関係であり、データセンターではGPUがAI演算を、DPUがそのGPUへデータを安全・高速に供給する役割を分担する。実際、大規模AI学習クラスタではGPU間の超低遅延通信(RDMA/RoCE)をDPUが担い、GPU稼働率を引き上げる。

差が実務含意へつながる地点は「ボトルネックの位置」である。AI学習ではモデル・データが大きくなるほど、演算そのものよりGPUへデータをいかに途切れなく供給するかが全体スループットを左右するが、この供給経路をCPUソフトウェアに任せるとCPUがボトルネックになる。DPUはこの供給経路をハードウェアで代わりに処理してGPUの遊休時間を減らすため、高価なGPU投資収益率(ROI)を直接的に改善する。すなわちDPUはGPUの競合ではなく、GPU投資を守る補助装置だという観点が実務設計の出発点となるべきである。

5. 深化:最新動向と実務適用事例

DPU技術は三つの方向へ急速に進化している。第一に、AIインフラとの結合である。大規模LLM学習で数千個のGPUを接続する際、通信ボトルネックが全体の学習時間を左右するが、DPUはGPUDirect・RDMA・集合通信(Collective)オフロードでGPU間のデータ交換を加速し、ネットワーク内演算(In-Network Computing、例:SHARP)でAll-Reduceのような集合演算の一部をスイッチ・NICで処理して通信負担を減らす。AIデータセンターでDPUは今や選択ではなく基本構成要素として定着しつつある。

第二に、ハイパースケーラーの自前シリコン内製化である。AWSはNitro Systemで仮想化・ネットワーキング・ストレージ・セキュリティを専用カードへオフロードしてEC2ホストを事実上純粋な演算資源へ転換し、この構造の上でベアメタル水準の性能と強い隔離を同時に提供する。マイクロソフトAzureはFPGAベースのSmartNIC(かつてのCatapult系譜)と自前DPUの開発を、GoogleもIntelと協力したIPU(E2000)を導入するなど、主要クラウドがインフラオフロードを自前ハードウェアで垂直統合している。これは性能だけでなく、サプライチェーン・セキュリティ主権の面での戦略的選択でもある。

第三に、機密コンピューティング・ゼロトラストとの融合である。DPUがホストと分離された信頼のルート(Root of Trust)を提供しながら、先に扱った機密コンピューティング・マイクロセグメンテーション・ゼロトラストネットワークアクセスをハードウェアで裏打ちする統合セキュリティプラットフォームへ拡張している。例えば侵害されたハイパーバイザ環境でもDPUがテナントトラフィックを検証・暗号化し、管理プレーンをホスト外に置いて管理者権限の濫用まで遮断するアーキテクチャが現実化している。標準化の面では、Linux Foundation傘下のOPI(Open Programmable Infrastructure) プロジェクトがDPU/IPUのAPI・プロビジョニングを標準化してベンダー依存を減らす取り組みを続けている。

通信分野もDPUの有力な適用先である。5Gコア網のユーザプレーン機能(UPF、User Plane Function)は毎秒膨大なパケットをGTP-Uトンネルでカプセル化・ルーティングせねばならないが、これを汎用CPUで処理するとコア消費が大きく遅延が揺らぐ。DPU/SmartNICでUPFデータプレーンをオフロードすれば、ラインレート処理と決定的(deterministic)な低遅延を確保し、超低遅延を要求するURLLC・エッジサービスの品質を安定化できる。これは先に扱ったSDN・NFVのハードウェア加速の実現であり、通信インフラのクラウドネイティブ転換を支える中核要素として台頭している。

具体的な数値で見ると、インフラオフロードで回収されるホストCPUコアはワークロードによって数個から数十個に及び、これはサーバあたり販売可能なvCPUの増加と電力・設置面積の削減に換算される。また400GbE環境ではソフトウェア暗号化に対しハードウェアのラインレートIPsecが遅延とCPU使用率を大きく下げるため、帯域幅が上がるほどDPUの相対的利点は大きくなる。ただしこうした数値はベンダー・構成によって差が大きいため、導入時には自社ワークロードで実測(PoC)して検証するのが原則である。

実務適用を描いてみると、たとえば100台規模のマルチテナント仮想化クラスタで、サーバごとにOVSソフトウェアスイッチング・オーバーレイカプセル化・テナント暗号化に平均6個の物理コアが消費されるとしよう。DPUでこれをオフロードすれば、サーバあたり6コア、クラスタ全体で約600コアに相当する演算資源が回収され、その分を販売可能なvCPUへ転換できる。さらにソフトウェアスイッチング除去で下がった遅延・ジッタが遅延に敏感なワークロード(リアルタイム取引・通信コア網)の品質を改善し、管理プレーン分離でテナント隔離の監査要件を満たす副次効果まで加わる。もちろんこの利得はDPUカードの原価・電力・運用人員という追加費用と相殺せねばならず、インフラ処理の比重が低いクラスタでは損益分岐を越えられないことがあるため、規模とトラフィックの性格を併せて吟味せねばならない。

6. 考慮事項および示唆点

DPUはデータセンターアーキテクチャの盤面を変える技術であるが、万能ではない。核心は「インフラ処理をCPUから切り離すことで得る効率・セキュリティの利得」と「新たなハードウェアが加える原価・運用・依存の負担」の均衡であり、技術士の観点から導入戦略は次の四つの軸で慎重に設計せねばならない。

適用戦略(TCO観点の損益分岐): DPUはカード単価・電力が加わるため、「回収されるCPUコア・電力削減およびvCPU販売増加」がその費用を上回る規模の臨界点を越えてこそ経済性が成立する。したがってインフラ税の大きいマルチテナントクラウド・AIクラスタ・広帯域ストレージ環境が優先対象であり、インフラ処理の比重が低い小規模・単一ワークロードでは効益が限定的である。必ず自社トラフィックプロファイルでのPoC後に損益分岐を算定せねばならない。
トレードオフ(性能対運用の複雑さ): DPU導入はホスト外にもう一つの管理対象コンピュータ(自前のOS・ファームウェア・エージェント)を増やす。これはファームウェア更新、脆弱性管理、可観測性の確保、障害診断という新たな運用負担を伴う。性能利得と運用の複雑さの増加を併せて評価し、ライフサイクル管理体系を事前に整えねばならない。
標準化・ベンダー依存(Lock-in)への対応: 現在DPUはベンダー別SDK(NVIDIA DOCA、Intel IPDK等)とプログラミングモデルが相異なり移植性が低い。OPI・DASH等の開放型標準とP4ベースのプログラミングを採用し、オフロードロジックを抽象化層で包んで特定ベンダーのAPIに直接結合しないよう設計して依存リスクを下げねばならない。
セキュリティ・信頼境界の再設計と展望: DPUは新たな信頼のルートであり、同時に新たな攻撃面である。DPU自体のセキュアブート・ファームウェア完全性・権限分離を厳格に管理しなければ、かえって特権制御点が危険地点となる。今後DPUはCXLベースのメモリプーリング・コンポーザブルインフラ、ネットワーク内演算、機密コンピューティングと結合し、データセンターのインフラ制御プレーンの標準として定着する見通しであるため、連携技術(CXL・SR-IOV・RDMA・ゼロトラスト)との統合ロードマップを併せて描かねばならない。

総合すると、DPU/SmartNICは「性能の良いNIC」ではなく、データセンターのインフラ処理・セキュリティ・資源配置の方式を根本から再定義するアーキテクチャの転換である。技術士は個別製品のスペックより、オフロード・加速・隔離という設計原理と、それによる組織・運用・経済性の変化を統合的に読み、自社ワークロードのインフラ税の規模に基づいて導入の時期と範囲を判断する眼識を備えねばならない。

参考資料

NVIDIA, "What Is a DPU?" (BlueField DPU技術概要) — https://blogs.nvidia.com/blog/whats-a-dpu-data-processing-unit/
AWS, "AWS Nitro System" — https://aws.amazon.com/ec2/nitro/
Open Programmable Infrastructure(OPI) Project, Linux Foundation — https://opiproject.org/
Intel, "Infrastructure Processing Unit (IPU)" — https://www.intel.com/content/www/us/en/products/details/network-io/ipu.html

一言まとめ: DPU/SmartNICはネットワーキング・ストレージ・セキュリティなどのインフラ処理をCPUから専用プログラマブルチップへオフロード・加速・隔離し、データセンターの演算資源効率とゼロトラストセキュリティを同時に引き上げるコンピューティングの第三の軸である。